數－模轉換器的製作方法

2023-07-18 03:11:56 1

專利名稱：數－模轉換器的製作方法
技術領域：
本發明涉及將離散的數字數據轉換為連續模擬信號的數-模轉換器。另外，在本說明書中，假定將函數值在局部區域上具有不等於0的有限值、在其以外的區域上等於0的情況稱為「有限域」而進行說明。
背景技術：
在最近的數字音頻裝置、例如CD(壓縮光碟)播放機等中，為了從離散的音樂數據(數字數據)得到連續的模擬聲音信號，採用著應用了過採樣技術的D/A(數-模)轉換器。這種D/A轉換器，為在所輸入的數字數據之間進行內插而以虛擬的方式提高採樣頻率，一般採用數字濾波器，並用採樣保持電路保持各內插值而生成階梯狀的信號波形，然後使其通過低通濾波器從而輸出平滑的模擬聲音信號。
其中，作為在離散的數字數據之間進行內插的方法，已知有在WO99/38090中公開的數據內插方式。在這種數據內插方式中，採用一種在全域上只能進行1次微分但可以只考慮在內插位置前後的各2個、合計4個採樣點的採樣函數。這種採樣函數，與假定採樣頻率為f時以sin(πft)/(πft)定義的sinc函數不同，具有有限域的值，所以，即使採用4個這麼少的數字數據進行內插運算，也仍具有不產生舍位誤差的優點。
一般來說，過採樣，通過採用按FIR(finite impulse response有限衝擊響應)濾波器的抽頭係數設定上述採樣函數的波形數據的數字濾波器進行。
當採用由上述數字濾波器進行離散數字數據間的內插運算的過採樣技術時，可以使用衰減特性平緩的低通濾波器，所以，可以使低通濾波器的相位特性趨近於線性相位特性，同時能夠減低反覆採樣噪聲。過採樣的頻率越高，這種效果越顯著，但如提高採樣頻率，則必須相應地使數字濾波器和採樣保持電路的處理速度高速化，所以必需使用適於高速化的高價部件，因而將導致部件成本的提高。此外，在像圖象數據那樣原來的採樣頻率本身就很高的情況下(例如幾MHz)，為了對其進行過採樣，必需用能以幾十MHz到幾百MHz動作的部件構成數字濾波器和採樣保持電路，因而其實現是很困難的。
另外，即使是採用了過採樣技術時，也必須使最後的階梯狀信號波形通過低通濾波器，而只要是使用了低通濾波器就不能保持嚴格意義下的線性相位特性，因而將使輸出波形發生畸變。
發明的公開本發明，是為解決上述課題而開發的，其目的是提供一種無須提高部件的動作速度就可以獲得畸變小的輸出波形的數-模轉換器。本發明的數/模轉換器，由乘法裝置用多個乘數對按規定間隔輸入的多個數字數據分別進行多項乘法處理，用所得到的多個乘法運算結果產生與所輸入的各數字數據對應的階梯函數。接著，由加法裝置將與各數字數據對應的階梯函數的值相加並由階梯電壓波形發生裝置生成與所得到的數字數據數據對應的階梯狀的模擬電壓，然後由多個積分處理裝置進行多次模擬積分，從而產生在依次輸入的各數字數據之間平滑連接的連續模擬信號。按照這種方式，將與依次輸入的多個數字數據分別對應的各階梯函數的值相加，然後將該相加結果轉換為模擬電壓並進行積分，從而可以得到連續變化的模擬信號，所以沒有必要為得到最後的模擬信號而使用低通濾波器，也不會因使用頻率引起的相位特性的不同而使群延遲特性惡化，因而可以得到畸變小的輸出波形。此外，與進行過採樣的現有方法相比，由於無須提高部件的動作速度，所以不需要使用高價的部件，因而可以降低部件的成本。
另外，在上述乘法裝置的乘法處理中使用的各乘數，對由分段多項式構成的規定採樣函數而言，最好與通過對該各分段多項式進行多次微分而得到的階梯函數的各值相對應。即，由於反過來可以通過對這種階梯函數進行多次積分而得到與規定採樣函數對應的波形，所以通過將階梯函數合成可以等效地實現採樣函數的卷積運算。因此，可以簡化處理內容，並能減少為將數字數據轉換為模擬數據所需的處理量。
另外，上述階梯函數，最好設定為使正區域和負區域的面積相等。由此，可以防止積分處理裝置的積分結果的發散。
另外，上述採樣函數，最好在全域上只能進行1次微分並具有有限域的值。考慮到如在全域上只能進行1次微分則可以充分地近似於自然現象，而且可以設定很少的微分次數，因此可以減少由積分處理裝置進行模擬積分的次數，所以能使結構得到簡化。
另外，上述階梯函數，最好是，在與按等間隔配置的5個數字數據對應的規定範圍內，由按-1、+3、+5、-7、-7、+5、+3、-1進行了加權的寬度相等的8個分段區域構成，並將這8個加權係數設定為乘法裝置的各個乘數。由於可以將簡單的加權係數用作乘法裝置的乘數，所以能夠簡化乘法處理。
特別是，由乘法裝置進行的乘法處理，最好是按照將數字數據本身與通過移位進行的乘2的乘方值的運算結果相加的方式實現。由於將乘法運算置換為移位處理和加法處理，因此可以通過簡化處理內容而使結構得到簡化並使處理高速化。
另外，進行模擬積分的次數最好是2次，並從積分處理裝置輸出電壓電平按二次函數變化的模擬信號。通過利用按二次函數變化的模擬信號在與離散數字數據對應的電壓值之間進行內插，可以獲得不含不需要的高頻分量等的良好輸出波形。
圖2是表示採樣值與其間的內插值的關係的圖。
圖3是表示對

圖1所示採樣函數進行了1次微分後的波形的圖。
圖4是表示將圖3所示的折線函數進一步微分後的波形的圖。
圖5是表示本實施形態的D/A轉換器的結構的圖。
圖6是表示積分電路的詳細結構的圖。
圖7是表示本實施形態的D/A轉換器的動作時序的圖。
圖8是表示乘法部的詳細結構的圖。
用於實施發明的最佳形態以下，邊參照附圖邊詳細說明應用了本發明的一實施形態的D/A轉換器。圖1是在本實施形態的D/A轉換器的內插運算中使用的採樣函數的說明圖。該採樣函數H(t)，是在WO99/38090中公開的，由下式表示。
(-t2－4t－4)/4 ；-2≤t＜-3/2
(3t2＋8t＋5)/4；-3/2≤t＜-1(5t2＋12t＋7)/4 ；-1≤t＜-1/2(-7t2＋4)/4 ；-1/2≤t＜0(-7t2＋4)/4 ；0≤t＜1/2(5t2－12t＋7)/4 ；1/2≤t＜1(3t2－8t＋5)/4；1≤t＜3/2(-t2＋4t－4)/4；3/2≤t≤2…(1)式中，t＝0、±1、±2，表示採樣位置。圖1所示的採樣函數H(t)，是在全域上只能進行1次微分並在採樣位置t＝±2處收斂於0的有限域函數，通過用該採樣函數H(t)根據各採樣值進行疊加，可以用只能進行1次微分的函數在採樣值之間進行內插。
圖2是表示採樣值與其間的內插值的關係的圖。如圖2所示，設4個採樣位置為t1、t2、t3、t4，並假定其各自的間隔為1。與採樣位置t2和t3之間的內插位置t0對應的內插值y為y＝Y(t1)·H(1＋a)＋Y(t2)·H(a)＋Y(t3)·H(1-a)＋Y(t4)·H(2-a) …(2)式中，Y(t)表示採樣位置t的各採樣值。此外，1＋a、a、1－a、2－a，分別為內插位置t0與各採樣位置t1～t4之間的距離。
另外，如上所述，從原理上說，可以通過計算與各採樣值對應的採樣函數H(t)的值並進行卷積運算而求得各採樣值之間的內插值，但圖1所示的採樣函數是在全域上只能進行1次微分的二次分段多項式，因而可以利用這一特徵而按照其他的等效處理方法求取內插值。
圖3是表示對圖1所示採樣函數進行了1次微分後的波形的圖。圖1所示的採樣函數H(t)，是可以在全域上進行1次微分的二次分段多項式，所以，通過對其進行1次微分，可以得到如圖3所示的由連續折線狀的波形構成的折線函數。
另外，圖4是表示將圖3所示的折線函數進一步微分後的波形的圖。但是，由於在折線波形中含有多個折點，因而不能在全域上進行微分，所以假定對相鄰的2個折點之間的直線部分進行微分。通過對圖3所示的折線波形進行微分，可以得到如圖4所示的由階梯狀波形構成的階梯函數。
按照這種方式，上述採樣函數H(t)，在全域上進行1次微分後得到折線函數，通過對該折線函數的各直線部分進一步微分，得到階梯函數。因此，反過來在產生圖4所示的階梯函數後對其進行2次積分，即可得到圖1所示的採樣函數H(t)。
另外，圖4所示的階梯函數的特徵在於，其正區域和負區域具有相等的面積，因而其總面積值為0。換句話說，通過對具有這種特徵的階梯函數進行多次積分，可以得到如圖1所示的保證全域的微分可能性的有限域採樣函數。
可是，在式(2)所示的基於卷積運算的內插值計算中，將各採樣值與採樣函數H(t)的值相乘，但當通過對圖4所示的階梯函數進行2次積分而求取採樣函數H(t)時，除了將各採樣值與通過該積分處理得到的採樣函數的值相乘以外，還可以採用一種等效的方式，即當產生積分處理前的階梯函數時，產生對各採樣值進行乘法運算後的階梯函數，並對用該階梯函數進行卷積運算後的結果進行2次積分處理，從而求得內插值。本實施形態的D/A轉換器，按這種方式求取內插值，以下，對其進行詳細說明。
圖5是表示本實施形態的D/A轉換器的結構的圖。該圖所示的D/A轉換器，在結構上包含乘法部1、4個數據保持部2-1、2-2、2-3、2-4、4個數據選擇器3-1、3-2、3-3、3-4、加法部4、D/A轉換器5、2個積分電路6-1、6-2。
乘法部1，將與圖4所示的階梯函數的各值對應的乘數與按規定時間間隔依次輸入的離散數據相乘並輸出其運算結果。圖4所示的階梯函數的各值，可以通過對上述式(1)的各分段多項式進行2次微分而求得，其具體值如下。
-1；-2≤t＜-3/2+3；-3/2≤t＜-1+5；-1≤t＜-1/2-7；-1/2≤t＜0-7；0≤t＜1/2+5；1/2≤t＜1+3；1≤t＜3/2-1；3/2≤t≤2因此，乘法部1，例如當輸入數據D時，將與上述階梯函數對應的4種值(-1、+3、+5、-7)作為乘數而分別與該輸入數據D相乘後，以並行的方式輸出-D、+3D、+5D、-7D的4個為1組的數據。
數據保持部2-1～2-4，將從乘法部1輸出的4個數據作為1組循環取入，並將該數據保持到下一次的取入時刻為止。例如，將從乘法部1輸出的與第1個輸入數據對應的4個數據取入並保持在數據保持部2-1內，將從乘法部1輸出的與第2個輸入數據對應的4個數據取入並保持在保持部2-1內。同樣，將從乘法部1輸出的與第3個、第4個輸入數據對應的4個數據依次取入並保持在保持部2-3、2-4內。當各數據保持部2-1～2-4的數據保持動作循環一周時，將接著從乘法部1輸出的與第5個輸入數據對應的4個數據取入並保持在最先開始保持數據的數據保持部2-1內。按照這種方式，由數據保持部2-1等循環保持從乘法部1依次輸出的與輸入數據對應的4個數據。
數據選擇器3-1～3-4，按規定順序讀出由一一對應的各數據保持部2-1～2-4分別保持的4個數據，從而輸出其值與階梯函數對應地按階梯狀變化的數據。具體地說，例如，當由數據保持部2-1保持著將上述4種乘數與數據D相乘後得到的4個數據(-D、+3D、+5D、-7D)時，數據選擇器3-1，通過以規定的時間間隔並按-D、+3D、+5D、-7D、-7D、+5D、+3D、-D這樣的順序循環讀出該保持的數字數據，輸出具有與輸入數據D成比例的值的階梯函數數據。
加法部4，對從4個數據選擇器3-1～3-4輸出的各階梯函數的值對進行數字加法運算。D/A轉換器5，產生與從加法器4輸出的階梯狀的數字數據對應的模擬電壓。該D/A轉換器5，由於產生與所輸入的數字數據值成比例的一定的模擬電壓，所以得到階梯狀的輸出電壓。
級聯連接的2個積分電路6-1、6-2，對出現在D/A轉換器5的輸出端的階梯狀輸出電壓進行2次積分運算。從前一級的積分電路6-1輸出按直線狀(一次函數)變化的數據，從後一級的積分電路6-2輸出按二次函數變化的數據。按照這種方式，當多個數字數據以一定間隔輸入到乘法部1時，從後一級的積分電路6-2得到以只能進行1次微分的平滑曲線在與各數字數據對應的電壓值之間連接的連續的模擬信號。
圖6是表示積分電路的具體結構的一例的圖。在該圖中，示出積分電路6-1的具體機構的一例，但積分電路6-2也可以按同樣的結構實現。圖6所示的積分電路6-1，是在結構上包含運算放大器61、電容器62、電阻63的一般模擬積分電路，對施加於電阻63的一端的電壓進行規定的積分動作。
上述的乘法部1對應於乘法裝置，數據保持部2-1等與數據選擇器3-1等的組合，對應於階梯函數發生裝置，加法部4對應與加法裝置，D/A轉換器5對應於階梯電壓波形發生裝置，積分電路6-1、6-2對應於積分處理裝置。
圖7是表示本實施形態的D/A轉換器的動作時序的圖。如圖7(A)所示，當按一定時間間隔輸入數字數據D1、D2、D3…時，各數據保持部2-1～2-4，循環保持與這些數字數據D1、D2、D3…對應的4個數據。具體地說，數據保持部2-1，取入從乘法部1輸出的與第1個輸入數據D1對應的4個數據-D1、+3D1、+5D1、-7D1，並保持到所輸入的數字數據循環一周為止(直到輸入與第5個輸入數據D5對應的4個數據(-D5、+3D5、+5D5、-7D5)為止)(圖7(B))。另外，數據選擇器3-1，按規定的順序讀出與該第1個輸入數據D1對應的4個數據，並產生具有與輸入數據D1成比例的值的階梯函數(圖7(C))。
同樣，數據保持部2-2，取入從乘法部1輸出的與第2個輸入數據D2對應的4個數據-D2、+3D2、+5D2、-7D2，並保持到所輸入的數字數據循環一周為止(直到輸入與第6個輸入數據D6對應的4個數據為止)(圖7(D))。另外，數據選擇器3-2，按規定的順序讀出與該第2個輸入數據D2對應的4個數據，並產生具有與輸入數據D2成比例的值的階梯函數(圖7(E))。
數據保持部2-3，取入從乘法部1輸出的與第3個輸入數據D3對應的4個數據-D3、+3D3、+5D3、-7D3，並保持到所輸入的數字數據循環一周為止(直到輸入與第7個輸入數據D7對應的4個數據為止)(圖7(F))。另外，數據選擇器3-3，按規定的順序讀出與該第3個輸入數據D3對應的4個數據，並產生具有與輸入數據D3成比例的值的階梯函數(圖7(G))。
數據保持部2-4，取入從乘法部1輸出的與第4個輸入數據D4對應的4個數據-D4、+3D4、+5D4、-7D4，並保持到所輸入的數字數據循環一周為止(直到輸入與第8個輸入數據D8對應的4個數據為止)(圖7(H))。另外，數據選擇器3-4，按規定的順序讀出與該第4個輸入數據D4對應的4個數據，並產生具有與輸入數據D4成比例的值的階梯函數(圖7(I))。
加法部4，將按如上方式從4個數據選擇器3-1～3-4分別輸出的各階梯函數的值相加。另外，如圖4所示，由各數據選擇器3-1～3-4產生的階梯函數，是具有將圖1所示採樣函數的有限域範圍即採樣位置t＝-2～+2的區域按每段為0.5劃分的8個分段區域的有限域函數。例如，假定從採樣位置t＝-2到+2按順序為第1分段區域、第2分段區域、…第8分段區域。
首先，加法部4，將從數據選擇器3-1輸出的與第7分段區域對應的值(+3D1)、從數據選擇器3-2輸出的與第5分段區域對應的值(-7D2)、從數據選擇器3-3輸出的與第3分段區域對應的值(+5D3)、從數據選擇器3-4輸出的與第1分段區域對應的值(-D4)相加，並輸出相加結果(+3D1-7D2+5D3-D4)。
接著，加法部4，將從數據選擇器3-1輸出的與第8分段區域對應的值(-D1)、從數據選擇器3-2輸出的與第6分段區域對應的值(+5D2)、從數據選擇器3-3輸出的與第4分段區域對應的值(-7D3)、從數據選擇器3-4輸出的與第2分段區域對應的值(+3D4)相加，並輸出相加結果(-D1+5D2-7D3+3D4)。
當按這種方式從加法部4依次輸出階梯狀的相加結果時，D/A轉換器5，根據該相加結果(數字數據)產生模擬電壓。在該D/A轉換器5中，由於生成與所輸入的數字數據值成比例的一定的模擬電壓，所以得到電壓電平與所輸入的數字數據對應地按階梯狀變化的輸出波形(圖7(J))。
當從D/A轉換器5輸出具有階梯狀電壓電平的波形時，前一級的積分電路6-1，對該波形進行積分並輸出折線狀的波形(圖7(K))，後一級的積分電路6-2，進一步對該折線狀的波形進行積分，從而輸出以只能進行1次微分的平滑曲線在與數字數據D2和D3分別對應的電壓值之間連接的輸出電壓(圖7(L)。
按照上述方式，本實施形態的D/A轉換器，將與所輸入的數字數據分別對應的4個乘法運算結果作為1組循環地保持在4個數據保持部2-1～2-4內，並由數據選擇器3-1～3-4按規定的順序讀出該保持的4個數據從而產生階梯函數，然後，由加法部4將該階梯函數的值與4個輸入數據對應相加。接著，由D/A轉換器5產生與該相加結果對應的模擬電壓，在這之後再由2個積分電路6-1、6-2進行2次數字積分處理，從而可以產生在與所輸入的各數字數據對應的電壓值之間平滑連接的連續模擬信號。
特別是，在產生與所輸入的4個數字數據分別對應的階梯函數之後，將這些階梯函數的值相加，並在產生與該相加結果對應的模擬電壓後通過進行2次積分處理，即可獲得連續的模擬信號。所以，不需要像現有方法那樣的採樣保持電路和低通濾波器因而不會發生線性相位特性的惡化，因此可以減小輸出波形的畸變並能實現良好的群延遲特性。
另外，由於不進行像現有方法那樣的過採樣處理，所以只要確保由所輸入的數字數據的時間間隔決定的規定動作速度即可，而不需要進行高速的信號處理，因而也不需要使用高價的部件。例如，在現有的D/A轉換器中，當考慮為得到等於採樣頻率的1024倍的虛擬頻率而進行過採樣處理時，必須將各部件的速度也設定為與該虛擬的頻率相同，但在本實施形態的D/A轉換器中，只需使各乘法器和各加法器以採樣頻率的2倍的頻率進行動作即可，因而能大幅度地減低各部件的動作速度。
圖8是表示圖5所示的乘法部1的詳細結構的圖。如圖8所示，乘法部1，在結構上包含將輸入數據的各位的邏輯反轉後輸出的2個反相器10、11、進行乘數為「2」的乘法運算的乘法器12、進行乘數為「4」的乘法運算的乘法器13、進行乘數為「8」的乘法運算的乘法器14、4個加法器15、16、17、18。
例如，當數據D1輸入到具有上述結構的乘法部1時，從反相器10輸出將輸入數據D1的各位的邏輯反轉後的數據，通過由加法器15對該輸出數據在最低位加「1」，可以求得輸入數據D1的補碼。該補碼等效地表示輸入數據D1乘-1後的值(-D1)。此外，從乘法器12輸出將輸入數據D1乘2後的值(+2D1)，並由加法器16將該數據與原來的輸入數據D1相加，從而得到將輸入數據D1乘3後的值(+3D1)。同樣，從乘法器13輸出將輸入數據D1乘4後的值(+4D1)，並由加法器17將該數據與原來的輸入數據D1相加，從而得到將輸入數據D1乘5後的值(+5D1)。另外，從乘法器14輸出將輸入數據D1乘8後的值(+8D1)，並由加法器18將由反相器11將該輸出數據的各位的邏輯反轉後的數據與原來的輸入數據D1相加。該加法器18在進位端子C變為有效時對反相器11的輸出數據在最低位加「1」，從而得到反相器11的輸出數據的補碼。因此，通過由加法器18將輸入數據D1乘-8後的值(-8D1)與原來的輸入數據D1相加，可以得到將輸入數據D1乘-7後的值(-7D1)。
上述3個乘法器12、13、14，由於其乘數是2的乘方值，所以只需通過簡單的移位即可進行乘法處理。因此，將通過移位進行的乘2的乘方值的乘法處理與加法處理組合而進行4個乘數的乘法處理，可以使結構得到簡化。
另外，本發明並不限定於上述實施形態，可以在不脫離本發明的要點的範圍內實施各種變形。例如，在上述實施形態中，作為採樣函數使用了在全域上只能進行1次微分的有限域函數，但也可以將可微分次數設定在2次以上。在這種情況下，只需備有與可微分次數一致的積分電路即可。
另外，如圖1所示，本實施形態的採樣函數，在t＝±2處收斂於0，但也可以在t＝±3處收斂於0。例如，當在t＝±3處收斂於0時，只需使圖5所示的D/A轉換器中所包含的數據保持部和數據選擇器各為6個並以6組數字數據為對象進行內插處理即可。
另外，內插處理也不一定限定於用有限域函數進行，也可以利用在-∞～+∞的範圍上具有規定值的可進行有限次微分的採樣函數，並僅將與有限的採樣位置對應的多個數字數據作為內插處理的對象。例如，如假定這種採樣函數由二次的分段多項式定義，則通過對各分段多項式進行2次微分即可得到規定的階梯函數波形，所以，通過對用該階梯函數波形進行電壓合成後的結果進行2次積分處理，可以得到將與數字數據對應的電壓平滑連接的模擬信號。產業上的可應用性如上所述，按照本發明，將與依次輸入的多個數字數據分別對應的階梯函數的值相加，然後將該相加結果轉換為模擬模擬電壓並進行積分，從而可以得到連續變化的模擬信號，所以沒有必要為得到最後的模擬信號而使用低通濾波器，也不會因使用頻率引起的相位特性的不同而使群延遲特性惡化，因而可以得到畸變小的輸出波形。此外，與進行了過採樣的現有方法相比，由於無須提高部件的動作速度，所以不需要使用高價的部件，因而可以降低部件的成本。
權利要求
1.一種數-模轉換器，其特徵在於，備有乘法裝置，用多個乘數對按規定間隔輸入的多個數字數據分別進行多項乘法處理；階梯函數發生裝置，用由上述乘法裝置得到的多個乘法運算結果，以與上述多個數字數據的各自的輸入時刻同步的方式產生與上述多個數字數據分別對應的階梯函數；加法裝置，將由上述階梯函數發生裝置產生的上述階梯函數的值相加；階梯電壓波形發生裝置，生成與由上述加法裝置得到的數字數據對應的階梯狀的模擬電壓；及積分處理裝置，對由上述階梯電壓波形發生裝置生成的模擬電壓進行多次模擬積分
2.根據權利要求1所述的數-模轉換器，其特徵在於在上述乘法裝置的乘法處理中使用的各乘數，對由分段多項式構成的規定採樣函數而言，與通過對上述各分段多項式進行多次微分而得到的階梯函數的各值相對應。
3.根據權利要求2所述的數-模轉換器，其特徵在於上述階梯函數，設定為使正區域和負區域的面積相等。
4.根據權利要求3所述的數-模轉換器，其特徵在於上述採樣函數，在全域上只能進行1次微分並具有有限域的值。
5.根據權利要求2所述的數-模轉換器，其特徵在於上述階梯函數，在與按等間隔配置的5個上述數字數據對應的規定範圍內，由按-1、+3、+5、-7、-7、+5、+3、-1進行了加權的寬度相等的8個分段區域構成，並將這8個加權係數設定為上述乘法裝置的乘數。
6.根據權利要求5所述的數-模轉換器，其特徵在於由上述乘法裝置進行的乘法處理，按照將上述數字數據本身與通過移位進行的乘2的乘方值的運算結果相加的方式實現。
7.根據權利要求1所述的數-模轉換器，其特徵在於進行上述模擬積分的次數為2次，並從上述積分處理裝置輸出電壓電平按二次函數變化的模擬信號。
全文摘要
本發明的目的在於,提供一種無須提高部件的動作速度就可以獲得畸變小的輸出波形的數－模轉換器。D/A轉換器,在結構上包含乘法部1、4個數據保持部2—1～2—4、4個數據選擇器3—1～3—4、加法部4、D/A轉換器5、2個積分電路6—1、6—2。由乘法器1將4個乘數與輸入數據相乘,並由各數據保持部2—2～2—4將該4個乘法運算結果作為1組保持。數據選擇器,按規定順序讀出由對應的數據保持部保持的4個數據並生成階梯函數的數據。加法部,將從各數據選擇器輸出的4個階梯函數的值相加。進一步,由D/A轉換器5產生與該相加值對應的階梯狀模擬電壓,然後由2個積分電路6—1、6—2進行2次積分處理。
文檔編號H03M3/02GK1340244SQ00803689
公開日2002年3月13日 申請日期2000年12月15日 優先權日1999年12月18日
發明者小柳裕喜生 申請人:酒井康江