快閃記憶體控制器、快閃記憶體偵錯方法
2023-08-13 06:17:11
快閃記憶體控制器、快閃記憶體偵錯方法
【專利摘要】一種快閃記憶體控制器，包括：一讀寫單元，連接一快閃記憶體，並用以執行一寫入指令或一讀取指令；一狀態單元，用以判斷快閃記憶體控制器的狀態；一處理單元，連接讀寫單元與狀態單元，用以控制讀寫單元；以及一輔助單元，連接一第一數據線、一第二數據線與處理單元，用以接收並儲存來自處理單元的一字串，其中當快閃記憶體控制器完成寫入數據傳輸後，輔助單元通過第一數據線與第二數據線輸出字串。
【專利說明】快閃記憶體控制器、快閃記憶體偵錯方法
【【技術領域】】
[0001]本發明有關於快閃記憶體裝置， 特別是有關於一種嵌入式快閃記憶體裝置。
【【背景技術】】
[0002]非揮發快閃記憶體(non-volatile memory)被廣泛使用在很多應用中，例如固態硬碟(solid-state disk, SSD)、存儲卡、數字相機、數字攝影機、多媒體播放器、行動電話、電腦和許多其他電子裝置。
[0003]然而，當儲存在快閃記憶體中的處理數據(例如韌體firmware)遺失或受損時(亦或者設計錯誤)，會導致快閃記憶體控制器的處理單元無法正常操作，使得使用者無法讀取快閃記憶體中的內容。因此，亟需要一種快閃記憶體控制器，使得當儲存在快閃記憶體中的處理數據有錯誤(bug)時，可分析快閃記憶體的數據並確認錯誤所在。
【
【發明內容】
】
[0004]有鑑於此，本申請一種快閃記憶體控制器，包括:一讀寫單元，連接一快閃記憶體，並用以執行一寫入指令或一讀取指令；一狀態單元，用以判斷快閃記憶體控制器的狀態；一處理單元，連接讀寫單元與狀態單元，用以控制讀寫單元；以及一輔助單元，連接一第一數據線、一第二數據線與處理單元，用以接收並儲存來自處理單元的一字串，其中當快閃記憶體控制器完成寫入數據傳輸後，輔助單元通過第一數據線與第二數據線輸出字串。
[0005]本申請亦提供一種快閃記憶體偵錯方法，適用於具有一讀寫單元、一狀態單元和一處理單元的一快閃記憶體控制器與一快閃記憶體，包括:通過快閃記憶體控制器的一輔助單元接收並儲存來自處理單元的一字串；通過狀態單元判斷快閃記憶體控制器的狀態；以及當快閃記憶體控制器完成寫入數據傳輸後，通過輔助單元通過一第一數據線與一第二數據線輸出字串。
[0006]本申請亦提供一種快閃記憶體控制器，包括:一讀寫單元，連接一快閃記憶體，並用以執行一寫入指令或一讀取指令；一狀態單元，系用以判斷快閃記憶體控制器的狀態；一處理單元，連接讀寫單元與狀態單元，並且用以控制讀寫單元；以及一輔助單元，連接一第一數據線、一第二數據線、與處理單元，輔助單元系用以接收並儲存來自處理單元的一字串，其中當快閃記憶體控制器啟動讀取數據傳輸前，輔助單元通過第一數據線與第二數據線輸出字串 。
[0007]本申請亦提供一種快閃記憶體偵錯方法，適用於具有一讀寫單元、一狀態單元和一處理單元的一快閃記憶體控制器與一快閃記憶體，包括:通過快閃記憶體控制器的一輔助單元接收並儲存來自處理單元的一字串；通過狀態單元判斷快閃記憶體控制器的狀態；以及當快閃記憶體控制器啟動讀取數據傳輸前，通過輔助單元通過一第一數據線與一第二數據線輸出字串。
[0008]為了讓本發明的上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下:【【專利附圖】
【附圖說明】】
[0009]圖1是本申請的快閃記憶體控制器190的一示意圖；
[0010]圖2是本申請的快閃記憶體系統200的一示意圖；
[0011]圖3是本申請的嵌入式快閃記憶體狀態機的一讀取時序圖；
[0012]圖4是本申請的嵌入式快閃記憶體狀態機的一寫入時序圖；
[0013]圖5是本申請的安全數字存儲卡狀態機的一寫入時序圖；
[0014]圖6是本申請的快閃記憶體偵錯方法的一流程圖；以及
[0015]圖7是本申請的快閃記憶體偵錯方法的另一流程圖。
[0016]【主要元件符號說明】
[0017]190、290:快閃記憶體控制器；
[0018]110、210:讀寫單元；
[0019]120、220:狀態單元；
[0020]130>230:處理單元；
[0021]140、240:輔助單元；
[0022]150、250:快閃記憶體；
[0023]160,260:傳輸通道；
[0024]270:主控裝置；
[0025]280:偵錯裝置；
[0026]281:偵測單元；
[0027]282:接收單元；
[0028]190、290:快閃記憶體控制器；
[0029]111、211:快閃記憶體存取狀態機；
[0030]112、212:靜態隨機存取存儲器；
[0031]CLK:時鐘信號線；
[0032]CMD:命令信號線；
[0033]DM1、DM2:偵錯消息；
[0034]ES:致能信號；
[0035]PD:處理數據；
[0036]DATO ~DAT3:數據線；
[0037]200:快閃記憶體系統；
[0038]Pl ~P3:周期。
【【具體實施方式】】
[0039]前文已對本發明做各特徵的摘要，請參考本文及附圖，於此將做更詳細的描述。本發明配合附圖做詳細的描述，然而非用以限制本發明。相反的，在不脫離後附的申請專利範圍中所界定的範圍及精神，本發明當可做所有型式的更動及潤飾。
[0040]圖1是本申請的快閃記憶體控制器190的一示意圖。如圖1所示，快閃記憶體控制器 190 包括一讀寫單兀(read/write unit) 110、一狀態單兀(state machine) 120、一處理單元130和一輔助單元(auxiliary unit) 140。讀寫單元110連接一,決快閃記憶體儲器150,並用以執行一寫入指令或一讀取指令。處理單元130控制讀寫單元110的操作包含處理單元130指示讀寫單元110執行寫入指令和讀取指令。
[0041]詳細而言，讀寫單元110包括一,決快閃記憶體儲器存取狀態機(flash access statemachine) 111 和一靜態隨機存取存儲器(static random access memory, SRAM) 112。快閃記憶體存取狀態機111耦接於處理單元130和快閃記憶體150之間，用以執行一寫入指令或一讀取指令。快閃記憶體150可以是反及柵型(NAND)快閃記憶體(flash memory)或反或柵型(NOR)快閃記憶體。
[0042]另外，快閃記憶體存取狀態機111輸出存取信號至快閃記憶體150，存取信號可包括晶片致能信號(CE#)、命令鎖存(latch)致能信號(CLE)、位址鎖存致能信號(ALE)、寫入致能信號(WE#)、讀取致能信號(RE#)及待命/忙碌信號(R/B#)。靜態隨機存取存儲器112耦接至快閃記憶體存取狀態機111、狀態單元120和處理單元130，用以儲存任何來自於狀態單元120或處理單元130的數據。
[0043]狀態單元120耦接於處理單元130與主控裝置(host)(如圖2的主控裝置270)之間，並且狀態單元120通過符合嵌入式快閃記憶體規範的一傳輸通道160與主控裝置170進行通信。換言之，主控裝置170為嵌入式快閃記憶體主控裝置。狀態單元120為一嵌入式快閃記憶體狀態機(embeded multi media card state machine, EMMC state machine)及/或一安全數字存儲卡狀態機(secure digital memory card state machine, SD statemachine)
[0044]狀態單元120用以判斷快閃記憶體控制器190的狀態。處理單元130連接讀寫單元Iio與狀態單元120，用以控制讀寫單元110。輔助單元140連接數據線DAT1、DAT2與處理單元130，用以接收並儲存來自處理單元130的偵錯消息DM1，其中偵錯消息DMl包含字串(string) ST。當輔助單元140收到一休眠信號時,輔助單元140暫停運作。需說明的是，當狀態單元120為安全數字存儲卡狀態機時，傳輸通道160包括一時鐘信號線CLK、一命令信號線CMD和多個數據線DATO?DAT3。當狀態單元120為嵌入式快閃記憶體狀態機時，傳輸通道160包括時鐘信號線CLK、命令信號線CMD和多個數據線DATO?DAT7。
[0045]當快閃記憶體控制器190完成寫入數據傳輸後(例如忙碌狀態(busy status)周期或循環冗餘核對狀態(Cyclical Redundancy Check status, CRC status)),狀態單兀120輸出一啟動信號ES給輔助單元140，輔助單元140通過數據線DATl與DAT2輸出偵錯消息DM2 (含有字串ST)至一偵錯裝置(如圖2的偵錯裝置280)。更進一步來說，完成寫入數據傳輸係指完成在數據線DATl與DAT2的寫入數據傳輸。在某些實施例中，輔助單元140亦可連接數據線DAT0，並且根據數據線DATO的信號來判斷在數據線DATl與DAT2的寫入數據傳輸是否完成。
[0046]在某些實施例中，在快閃記憶體控制器190啟動讀取數據傳輸前(例如在存取延遲時間(access time delay)),狀態單元120輸出啟動信號ES給輔助單元140,輔助單元140通過數據線DATl與DAT2輸出字串ST。進一步來說，啟動讀取數據傳輸係指啟動在數據線DATl與DAT2的讀取數據傳輸。在某些實施例中，輔助單元140亦可連接數據線DAT0，並且根據數據線DATO的信號來判斷在數據線DATl與DAT2的讀取數據傳輸是否被啟動。
[0047]圖2是本申請的快閃記憶體系統200的一示意圖。如圖2所示，快閃記憶體系統200包括快閃記憶體250、快閃記憶體控制器290和偵錯裝置280。快閃記憶體250與快閃記憶體150相同，快閃記憶體控制器290 (即讀寫單元210、狀態單元220、處理單元230和輔助單元240)與快閃記憶體控制器190 (即讀寫單元110、狀態單元120、處理單元130和輔助單元140)相同，因此就不再贅述。快閃記憶體250和快閃記憶體控制器290的組合為嵌入式快閃記憶體裝置(embedded multi media card, EMMC), f禹接至主控裝置270,換言之，快閃記憶體250、快閃記憶體控制器290與主控裝置270皆設置在同一電路板上。
[0048]需說明的是，偵錯裝置280包括偵測單元281和接收單元282。詳細而言，偵測單元281以反相信號核對方法(differential signal check method)、同位核對方法(paritycheck method)和波特速率核對方法(baud rate check method)來判斷數據線DATl和DAT2所輸出的信號是否為偵錯消息DM2，以避免將主控裝置270與狀態單元220之間的寫入信號(write signal)或讀取信號(real signal)誤認為偵錯消息DM2。
[0049]詳細而言，在反相信號核對方法中，當數據線DATl和DAT2所輸出的信號分別為信號TX+和信號TX-(或信號TX-和信號TX+)時，偵測單元281才會認為數據線DATl和DAT2所輸出的信號為偵錯消息DM2，並且偵測單元281將偵錯信號DM2輸出至接收單元282。另夕卜，偵測單元281可同時使用同位核對方法判斷數據線DATl和DAT2所輸出的信號是否為偵錯消息DM2。當數據線DATl和DAT2所輸出的信號符合同位核對時，則偵測單元281判定反相信號為偵錯信號DM2，並且將偵錯信號DM2輸出至接收單元282。
[0050]在波特速率核對方法中，偵錯裝置280和輔助單元240會設定一預設波特速率，並且輔助單兀240以相異於嵌入式快閃記憶體傳輸速度(例如9600bps)的一預設波特速率(例如19200bps或38400bps)輸出偵錯消息DM2至偵錯裝置280。換言之，偵測單元281僅會將在預設波特速率範圍內所接收的消息傳遞給接收單元282，以避免接收單元282誤動作。偵錯裝置280和輔助單元240同時使用反相信號核對方法、同位核對方法和波特速率核對方法可以避免將主控裝置270與狀態單元220之間的寫入信號(write signal)或讀取信號(real signal)誤認為偵錯消息DM2，增加偵錯裝置280的正確率。
[0051]由此可知，當處理數據H)為函數f(g(h(x))))時，處理單元230可將字串ST(例如字串ST1、ST2和ST3)寫入每個函數(例如f(x)、g(x)和h(x))中，使得當處理單元230執行函數f (X)時，處理單元230將字串STl (例如偵錯消息DMl)傳送至輔助單元240，並且輔助單元240在適當的時機(例如在快閃記憶體控制器為讀取數據傳輸前，或在快閃記憶體控制器為完成寫入數據傳輸後)傳送包含字串STl的偵錯消息DM2至偵錯裝置280。當函數h(x)有誤時，偵錯裝置280隻會接收到字串STl和ST2，而不會接收到字串ST3的偵錯消息DM2，因此偵錯裝置280可根據偵錯消息DM2確認函數h (x)有錯誤。在某些實施例中，偵錯裝置280可通過某些裝置(例如屏幕)顯示對應於偵錯消息DM2的符號，使得程式設計者可根據符號修改函數h(x)，因此讓快閃記憶體控制器290得以正常工作。
[0052]圖3是本申請的嵌入式快閃記憶體狀態機的一讀取時序圖。如圖3所示，當狀態單元120為嵌入式快閃記憶體狀態機時，在快閃記憶體控制器190啟動讀取數據傳輸前(例如存取延遲時間(access time delay)或周期PI),輔助單元140可通過數據線DATl與DAT2輸出字串ST至偵錯裝置280。此外，當狀態單元120為安全數字存儲卡狀態機時，輔助單元140可在快閃記憶體控制器190啟動讀取數據傳輸前(類似周期Pl)，通過數據線DATl與DAT2將字串ST輸出至偵錯裝置280。[0053]圖4是本申請的嵌入式快閃記憶體狀態機的一寫入時序圖。如圖4所示，當狀態單元220為嵌入式快閃記憶體狀態機時，輔助單元240可在快閃記憶體控制器290完成寫入數據傳輸後(例如周期P2)，通過數據線DATl與DAT2輸出字串ST。其中周期P2由忙碌狀態(busy status)周期和循環冗餘核對狀態(Cyclical Redundancy Check status,CRCstatus)周期所構成。
[0054]圖5是本申請的安全數字存儲卡狀態機的一寫入時序圖。如圖5所示，當狀態單元220為安全數字存儲卡狀態機時，輔助單元240可在快閃記憶體控制器290完成寫入數據傳輸後(例如周期P3)，通過數據線DATl與DAT2輸出字串ST。其中周期P3由忙碌狀態(busystatus)周期和循環冗餘核對狀態(Cyclical Redundancy Check status,CRC status)周期所構成。
[0055]圖6是本申請的快閃記憶體偵錯方法的一流程圖，如圖6所示，快閃記憶體偵錯方法包括下列步驟。
[0056]於步驟S61，通過快閃記憶體控制器290的輔助單元240接收並儲存來自處理單元230的一字串ST。於步驟S62，通過狀態單元220判斷快閃記憶體控制器290的狀態。於步驟S63，當快閃記憶體控制器290完成寫入數據傳輸後，通過輔助單元240通過數據線DATl與DAT2輸出字串ST。
[0057]圖7是本申請的快閃記憶體偵錯方法的另一流程圖，步驟S71與S72與步驟S61與S62相同，差別在於步驟S73，當快閃記憶體控制器290啟動讀取數據傳輸前，通過輔助單元240通過數據線DATl與DAT2輸出字串ST。
[0058]綜上所述，由於本申請的快閃記憶體系統200可將處理數據ro中的偵錯字串(debug string)輸出至至偵錯裝置280,因此偵錯裝置280可確認處理單元230已執行處理數據ro的哪些部分，使得處理數據ro的錯誤內容可以迅速地被找出。再加上本申請的快閃記憶體偵錯方法使用反相信號核對方法、同位核對方法和波特速率核對方法，因此偵錯裝置280更能夠精確地接收到偵錯消息DM2，而不會將狀態單元220與主控裝置270之間的信號誤判斷為第二偵錯消息DM2。
[0059]以上敘述許多實施例的特徵，使所屬【技術領域】中具有通常知識者能夠清楚理解本說明書的形態。所屬【技術領域】中具有通常知識者能夠理解其可利用本發明揭示內容為基礎以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬【技術領域】中具有通常知識者亦能夠理解不脫離本發明的精神和範圍的等效構造可在不脫離本發明的精神和範圍內作任意的更動、替代與潤飾。
【權利要求】
1.一種快閃記憶體控制器，包括: 一讀寫單元，連接一快閃記憶體，並用以執行一寫入指令或一讀取指令； 一狀態單元，用以判斷該快閃記憶體控制器的狀態； 一處理單元，連接該讀寫單元與該狀態單元，用以控制該讀寫單元；以及 一輔助單元，連接一第一數據線、一第二數據線與該處理單元，用以接收並儲存來自該處理單元的一字串，其中當該快閃記憶體控制器完成寫入數據傳輸後，該輔助單元通過該第一數據線與該第二數據線輸出該字串。
2.根據權利要求1所述的快閃記憶體控制器，其特徵在於，當該快閃記憶體控制器處於忙碌狀態時，該狀態單元輸出一啟動信號給該輔助單元。
3.根據權利要求1所述的快閃記憶體控制器，其特徵在於，當該輔助單元收到一休眠信號時，該輔助單元暫停運作。
4.根據權利要求1所述的快閃記憶體控制器，其特徵在於，該處理單元控制該讀寫單元的操作包含該處理單元指示該讀寫單元執行該寫入指令。
5.根據權利要求1所述的快閃記憶體控制器，其特徵在於，該處理單元控制該讀寫單元的操作包含該處理單元指示該讀寫單元執行該讀取指令。
6.根據權利要求1所述的快閃記憶體控制器，其特徵在於，一偵錯單元接收器連接至該第一數據線與該第二數據線。
7.根據權利要求6所述的快閃記憶體控制器，其特徵在於，該偵錯單元接收器系用以接收該字串。
8.根據權利要求1所述的快閃記憶體控制器，其特徵在於，該輔助單元通過該第一數據線與該第二數據線以符合通用非同步接收發送器規範的方式輸出該字串。
9.根據權利要求1所述的快閃記憶體控制器，其特徵在於，該輔助單元系以反相信號通過該第一數據線與該第二數據線輸出該字串。
10.根據權利要求1所述的快閃記憶體控制器，其特徵在於，該輔助單元在該字串中加入同位核對碼。
11.根據權利要求1所述的快閃記憶體控制器，其特徵在於，該輔助單元以一預設波特速率輸出該字串至一偵錯裝置，並且該預設波特速率相異於該狀態單元與一主控裝置之間的傳輸速度。
12.根據權利要求1所述的快閃記憶體控制器，其特徵在於，該讀寫單元包括: 一快閃記憶體存取狀態機，用以從該快閃記憶體讀取一處理數據；以及 一靜態隨機存取存儲器，用以儲存該處理數據。
13.根據權利要求1所述的快閃記憶體控制器，其特徵在於，該完成寫入數據傳輸係指完成在該第一數據線與該第二數據線的寫入數據傳輸。
14.根據權利要求1所述的快閃記憶體控制器，其特徵在於，該第一數據線為DAT1，且該第二數據線為DAT2。
15.根據權利要求1所述的快閃記憶體控制器，其特徵在於，該輔助單元更連接一第三數據線，且該輔助單元根據該第三數據線判斷在該第一數據線與該第二數據線的寫入數據傳輸是否完成。
16.根據權利要求15所述的快閃記憶體控制器，其特徵在於，該第三數據線為DAT0。
17.一種快閃記憶體偵錯方法，適用於具有一讀寫單元、一狀態單元和一處理單元的一快閃記憶體控制器與一快閃記憶體，包括: 通過該快閃記憶體控制器的一輔助單元接收並儲存來自該處理單元的一字串； 通過該狀態單元判斷該快閃記憶體控制器的狀態；以及 當該快閃記憶體控制器完成寫入數據傳輸後，通過該輔助單元通過一第一數據線與一第二數據線輸出該字串。
18.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，更包括: 當該快閃記憶體控制器處於忙碌狀態時，從該狀態單元輸出一啟動信號給該輔助單J Li ο
19.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，更包括: 當該輔助單元收到一休眠信號時，暫停該輔助單元的運作。
20.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，該處理單元指示該讀寫單元執行該寫入指令。
21.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，該處理單元指示該讀寫單元執行該讀取指令。
22.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，該字串由該處理單元輸出至該輔助單元。
23.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，該輔助單元通過該第一數據線與該第二數據線以符合通用非同步接收發送器規範的方式輸出該字串。
24.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，該輔助單元系以反相信號通過該第一數據線與該第二數據線輸出該字串。
25.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，該輔助單元在該字串中加入同位核對碼。
26.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，該輔助單元以一預設波特速率輸出該字串至一偵錯裝置，並且該預設波特速率相異於該狀態單元與一主控裝置之間的傳輸速度。
27.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，該完成寫入數據傳輸係指完成在該第一數據線與該第二數據線的寫入數據傳輸。
28.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，該第一數據線為DAT1，且該第二數據線為DAT2。
29.根據權利要求17所述的快閃記憶體偵錯方法，其特徵在於，該輔助單元更連接一第三數據線，且該輔助單元根據該第三數據線判斷在該第一數據線與該第二數據線的寫入數據傳輸是否完成。
30.根據權利要求29所述的快閃記憶體偵錯方法，其特徵在於，該第三數據線為DAT0。
31.一種快閃記憶體控制器，包括: 一讀寫單元，連接一快閃記憶體，並用以執行一寫入指令或一讀取指令； 一狀態單元，系用以判斷該快閃記憶體控制器的狀態； 一處理單元，連接該讀寫單元與該狀態單元，並且用以控制該讀寫單元；以及 一輔助單元，連接一第一數據線、一第二數據線、與該處理單元，該輔助單元系用以接收並儲存來自該處理單元的一字串，其中當該快閃記憶體控制器啟動讀取數據傳輸前，該輔助單元通過該第一數據線與該第二數據線輸出該字串。
32.根據權利要求31所述的快閃記憶體控制器，其特徵在於，當該快閃記憶體控制器處於存取延遲時間時，該狀態單元輸出一啟動信號給該輔助單元。
33.根據權利要求31所述的快閃記憶體控制器，其特徵在於，當該輔助單元收到一休眠信號時，該輔助單元暫停運作。
34.根據權利要求31所述的快閃記憶體控制器，其特徵在於，該處理單元控制該讀寫單元的操作包含該處理單元指示該讀寫單元執行該寫入指令。
35.根據權利要求31所述的快閃記憶體控制器，其特徵在於，該處理單元控制該讀寫單元的操作包含該處理單元指示該讀寫單元執行該讀取指令。
36.根據權利要求31所述的快閃記憶體控制器，其特徵在於，一偵錯單元接收器系連接該第一數據線與該第二數據線。
37.根據權利要求36所述的快閃記憶體控制器，其特徵在於，該偵錯單元接收器系用以接收該字串。
38.根據權利要求31所述的快閃記憶體控制器，其特徵在於，該輔助單元通過該第一數據線與該第二數據線以符合通用非同步接收發送器規範的方式輸出該字串。
39.根據權利要求31所述的快閃記憶體控制器，其特徵在於，該輔助單元系以反相信號通過該第一數據線與該第二數據線輸出該字串。
40.根據權利要求31所述的快閃記憶體控制器，其特徵在於，該輔助單元在該字串中加入同位核對碼。
41.根據權利要求31所述的快閃記憶體控制器，其特徵在於，該輔助單元以一預設波特速率輸出該字串至一偵錯裝置，並且該預設波特速率相異於該狀態單元與一主控裝置之間的傳輸速度。
42.根據權利要求31所述的快閃記憶體控制器，其特徵在於，該讀寫單元包括: 一快閃記憶體存取狀態機，用以從該快閃記憶體讀取該處理數據；以及 一靜態隨機存取存儲器，用以儲存該處理數據。
43.根據權利要求31所述的快閃記憶體控制器，其特徵在於，該啟動讀取數據傳輸係指啟動在該第一數據線與該第二數據線的讀取數據傳輸。
44.根據權利要求31所述的快閃記憶體控制器，其特徵在於，該第一數據線為DAT1，且該第二數據線為DAT2。
45.根據權利要求31所述的快閃記憶體控制器，其特徵在於，該輔助單元更連接一第三數據線，且該輔助單元根據該第三數據線判斷在該第一數據線與該第二數據線的讀取數據傳輸是否被啟動。
46.根據權利要求45所述的快閃記憶體控制器，其特徵在於，該第三數據線為DAT0。
47.一種快閃記憶體偵錯方法，適用於具有一讀寫單元、一狀態單元和一處理單元的一快閃記憶體控制器與一快閃記憶體，包括: 通過該快閃記憶體控制器的一輔助單元接收並儲存來自該處理單元的一字串； 通過該狀態單元判斷該快閃記憶體控制器的狀態；以及 當該快閃記憶體控制器啟動讀取數據傳輸前，通過該輔助單元通過一第一數據線與一第二數據線輸出該字串。
48.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，更包括: 當該快閃記憶體控制器處於存取延遲時間時，從該狀態單元輸出一啟動信號給該輔助單元。
49.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，更包括: 當該輔助單元收到一休眠信號時，暫停該輔助單元的運作。
50.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，該處理單元指示該讀寫單元執行該寫入指令。
51.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，該處理單元指示該讀寫單元執行該讀取指令。
52.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，該字串由該處理單元輸出至該輔助單元。
53.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，該輔助單元通過該第一數據線與該第二數據線以符合通用非同步接收發送器規範的方式輸出該字串。
54.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，該輔助單元系以反相信號通過該第一數據線與該第二數據線輸出該字串。
55.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，該輔助單元在該字串中加入同位核對碼。
56.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，該輔助單元以一預設波特速率輸出該字串至一偵錯裝置，並且該預設波特速率相異於該狀態單元與一主控裝置之間的傳輸速度。
57.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，該啟動讀取數據傳輸係指啟動在該第一數據線與該第二數據線的讀取數據傳輸。
58.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，該第一數據線為DAT1，且該第二數據線為DAT2。
59.根據權利要求47所述的快閃記憶體偵錯方法，其特徵在於，該輔助單元更連接一第三數據線，且該輔助單元根據該第三數據線判斷在該第一數據線與該第二數據線的讀取數據傳輸是否被啟動。
60.根據權利要求59所述的快閃記憶體偵錯方法，其特徵在於，該第三數據線為DAT0。
【文檔編號】G11C29/38GK103544994SQ201210308712
【公開日】2014年1月29日 申請日期:2012年8月27日 優先權日:2012年7月10日
【發明者】歐旭斌 申請人:慧榮科技股份有限公司