參考存儲胞的偏壓產生器及偏壓提供方法

2023-07-10 12:35:26

參考存儲胞的偏壓產生器及偏壓提供方法
【專利摘要】本發明公開了一種參考存儲胞的偏壓產生器及偏壓提供方法。參考存儲胞的偏壓產生器包括數據讀取檢測器、截止信號產生器以及輸出級控制器。數據讀取檢測器接收感測放大器致能信號以及感測放大器閂鎖信號。數據讀取檢測器依據感測放大器致能信號以及感測放大器閂鎖信號的轉態點來產生檢測信號。截止信號產生器接收並依據檢測信號以通過一個時間延遲來產生截止信號，其中，截止信號的起始時間與依據時間延遲而決定。輸出級控制器依據截止信號以提供或中斷偏壓提供信號的產生。
【專利說明】參考存儲胞的偏壓產生器及偏壓提供方法

【技術領域】
[0001] 本發明是有關於一種串行接口快閃記憶體，且特別是有關於一種適用於串行接口 快閃記憶體的參考存儲胞的偏壓產生器。

【背景技術】
[0002] 在現有的【技術領域】中，對串行接口快閃記憶體進行讀取動作時，所需要對參考存 儲胞的柵極的偏壓動作會造成所謂的讀取幹擾的效應。上述的讀取幹擾的效應會依據參考 存儲胞的柵極被偏壓的電壓大小以及被偏壓的時間長短有關。而讀取幹擾會降低串行接口 快閃記憶體的讀取邊界（read margin),進而影響到串行接口快閃記憶體的表現。
[0003] 在現有的【技術領域】中，串行接口快閃記憶體中施加於參考存儲胞的偏壓，在串行 接口快閃記憶體執行讀取動作時，尤其是連續地址讀取動作，是持續的施加在參考存儲胞 的柵極上，因此，在長期的接收偏壓電壓作用的情況下，通常造成此存儲胞劣化。特別是，在 低工作頻率下操作的串行接口快閃記憶體，施加在參考存儲胞上的偏壓的時間長度更長， 其參考存儲胞所產生的損毀將更為嚴重。


【發明內容】

[0004] 本發明提供一種參考存儲胞的偏壓產生器及其偏壓產生方法，有效降低快快閃記憶體儲 器的讀取幹擾。
[0005] 本發明的參考存儲胞的偏壓產生器，適用於串行接口快閃記憶體，包括數據讀取 檢測器、截止信號產生器以及輸出級控制器。數據讀取檢測器接收感測放大器致能信號以 及感測放大器R鎖信號。數據讀取檢測器依據感測放大器致能信號以及感測放大器R鎖信 號的轉態點來產生檢測信號。截止信號產生器耦接數據讀取檢測器。截止信號產生器接收 並依據檢測信號以通過一個時間延遲來產生截止信號，其中，截止信號的起始時間與依據 時間延遲而決定。輸出級控制器耦接截止信號產生器。輸出級控制器依據截止信號的觸發 以中斷偏壓提供信號的產生。
[0006] 本發明的參考存儲胞的偏壓電壓的提供方法，適用於串行接口快閃記憶體，包括： 接收感測放大器致能信號以及感測放大器閂鎖信號，依據感測放大器致能信號以及感測放 大器閂鎖信號的轉態點來產生檢測信號；依據檢測信號以通過一個時間延遲來產生截止信 號，其中，截止信號的啟動時間依據時間延遲而決定；以及，依據截止信號的觸發以中斷偏 壓提供信號的產生。
[0007] 基於上述，本發明提供一種參考存儲胞的偏壓產生器及其偏壓產生方法，在快閃 存儲器為低頻率的操作下可適時的切斷提供給參考存儲胞的偏壓，有效降低快閃記憶體的 讀取幹擾。
[0008] 為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式 作詳細說明如下。

【專利附圖】

【附圖說明】
[0009] 圖1為本發明實施例的一參考存儲胞的偏壓產生器的示意圖。
[0010] 圖2A為本發明另一實施例的偏壓產生器的示意圖。
[0011] 圖2B為本發明一實施例的輸出級控制器的實施方式。
[0012] 圖2C為本發明一實施例的輸出級控制器的另一實施方式。
[0013] 圖2D為本發明實施例的偏壓產生器的波形圖。
[0014] 圖3為本發明實施例的脈波產生器的一實施方式。
[0015] 圖4為本發明實施例的參考存儲胞的偏壓電壓的提供方法的流程圖。
[0016] 其中，附圖標記說明如下：
[0017] 100 :偏壓產生器
[0018] 110、210 :數據讀取檢測器
[0019] 120、220 :截止信號產生器
[0020] 130、230、240 :輸出級控制器
[0021] 211、212、235 :脈波產生器
[0022] 213、232 :SR 閂鎖器
[0023] 221 :延遲器
[0024] 222:與非門
[0025] 231 :參考存儲胞觸發邏輯電路
[0026] 233 :偏壓產生控制器
[0027] 234 :電壓提供器
[0028] RD_SIG :讀取動作信號
[0029] SET、RESET、OUT :脈波信號
[0030] SSAEN :感測放大器致能信號
[0031] SSALAT :感測放大器閂鎖信號
[0032] DET :檢測信號
[0033] DDET :延遲檢測信號
[0034] 0FFSIG :截止信號
[0035] 0FFP :截止信號脈波
[0036] TD:時間延遲
[0037] VG、VG1、VG2 :偏壓電壓
[0038] SAEN :感測放大器致能輸出信號
[0039] SALAT :感測放大器閂鎖輸出信號
[0040] S、R、CK、Q、D :端點
[0041] AND1 ?AND6:與門
[0042] 10 :輸出輸入信號
[0043] CLK :時脈信號
[0044] DFF1、DFF2 :D 型觸發器
[0045] INV1、INV2 :反向器
[0046] 0R1、0R2:或門
[0047] N0R1 :或非門
[0048] VDD :電源電壓
[0049] IN :輸入信號
[0050] RD_M0DE :讀取模式信號
[0051] S410?S430 :偏壓電壓的提供方法的步驟

【具體實施方式】
[0052] 以下請參照圖1，圖1繪示本發明實施例的一參考存儲胞的偏壓產生器100的 示意圖。偏壓產生器100適用於串行接口快閃記憶體中，例如是串行周邊界面（Serial Peripheral Interface, SPI)的快閃記憶體。偏壓產生器100包括數據讀取檢測器110、 截止信號產生器120以及輸出級控制器130。數據讀取檢測器110接收感測放大器致能信 號SSAEN以及感測放大器閂鎖信號SSALAT，此二信號均為同步時序系統中的時序信號，依 據感測放大器致能信號SSAEN以及感測放大器閂鎖信號SSALAT的轉態點來產生檢測信號 DET。截止信號產生器120耦接數據讀取檢測器110。截止信號產生器120接收並依據檢測 信號DET以通過時間延遲來產生截止信號0FFSIG，其中，截止信號0FFSIG的起始時間依據 時間延遲而決定，且其起始時間可不需與時脈信號CLK同步。輸出級控制器130耦接截止信 號產生器120。輸出級控制器130針對截止信號0FFSIG分別與感測放大器致能信號SSAEN 以及感測放大器閂鎖信號SSALAT進行邏輯運算以產生感測放大器致能輸出信號SAEN以及 感測放大器閂鎖輸出信號SALAT。輸出級控制器130並依據截止信號0FFSIG來中斷產生偏 壓提供信號，並據以中斷偏壓電壓VG的產生動作。在本發明實施例中，輸出級控制器130 可以依據所接收的讀取模式信號RDM0DE以及讀取動作信號RD_SIG來啟動提供偏壓電壓VG 至參考存儲胞的動作。其中，讀取動作信號RD_SIG可以選自連續發生的連續讀取信號或伴 隨連續讀取信號產生的地址觸發計數信號。在本發明一可能實施例中，讀取動作信號RD_ SIG也可改以感測放大器致能信號SSAEN或截止信號0FFSIG取代。
[0053] 另外，當串行接口快閃記憶體的讀取動作工作在較低的操作頻率的情況下，由於 輸出級控制器130會依據所產生的截止信號0FFSIG來中斷偏壓電壓VG的產生動作，並且 在連續地址的讀取動作被執行時，輸出級控制器130可依據讀取動作信號RD_SIG或被重置 的截止信號0FFSIG來重新啟動提供偏壓電壓VG至參考存儲胞的動作。因此，本發明可避 免參考存儲胞在長期接收偏壓電壓作用所造成的劣化，提升存儲器的可靠度。
[0054] 值得注意的是，數據讀取檢測器110是依據感測放大器閂鎖輸出信號SSALAT以及 感測放大器致能信號SSAEN的轉態點來產生檢測信號DET。在此實施例中，檢測信號DET 是一個同步時序信號，其中，數據讀取檢測器110依據感測放大器致能信號SSAEN被致能的 轉態點來重置檢測信號DET等於第一邏輯電平，數據讀取檢測器110並依據感測放大器閂 鎖信號SSALAT被致能的轉態點來設定檢測信號DET等於第二邏輯電平，其中，第一與第二 邏輯電平互補。上述的感測放大器致能信號SSAEN被致能的轉態點可以是感測放大器致能 信號SSAEN由邏輯低電平轉態到邏輯高電平的轉態點，感測放大器閂鎖信號SSALAT被致能 的轉態點同樣可以是感測放大器閂鎖信號SSALAT由邏輯低電平轉態到邏輯高電平的轉態 點。當然，感測放大器致能信號SSAEN被致能的轉態點也可以是感測放大器致能信號SSAEN 由邏輯高電平轉態到邏輯低電平的轉態點，感測放大器閂鎖信號SSALAT被致能的轉態點 同樣可以是感測放大器閂鎖信號SSALAT由邏輯高電平轉態到邏輯低電平的轉態點。也就 是說，感測放大器閂鎖信號SSALAT與感測放大器致能信號SSAEN的被致能後的邏輯電平， 可以由設計者自行決定，沒有固定的限制。
[0055] 特別一提的是，截止信號產生器120所執行的時間延遲的延遲量與串行接口快閃 存儲器的時脈信號CLK並不相干。換句話說，依據時間延遲所產生的截止信號0FFSIG在下 降緣並不需時脈信號CLK同步。因此，依據截止信號0FFSIG所產生的感測放大器致能輸出 信號SAEN以及感測放大器閂鎖輸出信號SALAT在下降緣也可不需與感測放大器致能信號 SSAEN以及感測放大器閂鎖信號SSALAT同步。
[0056] 以下請參照圖2A，圖2A繪示本發明一實施例的數據讀取檢測器以及截止信號產 生器的實施方式示意圖。在本實施例中，數據讀取檢測器210則包括脈波產生器211、212 以及SR閂鎖器213。脈波產生器211依據感測放大器閂鎖信號SSALAT被致能的轉態點來 產生脈波信號SET。脈波產生器212則依據感測放大器致能信號SSAEN被致能的轉態點來 產生脈波信號RESET。SR閂鎖器213具有重置端R、設定端S以及輸出端Q。SR閂鎖器213 的設定端S以及重置端R分別耦接脈波產生器211及212。SR閂鎖器213的輸出端Q產生 檢測信號DET。
[0057] 脈波產生器211、212可以分別通過所謂的單擊電路（one shot circuit)來建構。 值得一提的是，脈波產生器211、212所分別產生的脈波信號SET以及RESET其脈波寬度大 於時脈信號CLK的周期的1/2,或是介於時脈信號CLK的1/2個周期與1個周期間。
[0058] 截止信號產生器220包括延遲器221以及與非門222。延遲器221耦接SR閂鎖器 213的輸出端Q以接收檢測信號DET。延遲器221並延遲檢測信號DET -個時間延遲以產 生延遲檢測信號DDET。與非門222耦接SR閂鎖器213的輸出端Q以及延遲器221。與非 門222接收延遲檢測信號DDET以及檢測信號DET以進行邏輯運算來產生或重置截止信號 0FFSIG。
[0059] 以下請參照圖2B，圖2B繪示本發明一實施例的輸出級控制器的實施方式。在圖2B 中，輸出級控制器230包括或門0R1、0R2、反向器INV1、參考存儲胞觸發邏輯電路231、SR閂 鎖器232、偏壓產生控制器233、電壓提供器234、脈波產生器235、與門AND 1及AND2。或門 0R1的一輸入端接收讀取模式信號RD_M0DE，其另一輸入端接收位讀取動作信號RD_SIG或 感測放大器致能信號SSAEN。參考存儲胞觸發邏輯電路231耦接至或門0R1的輸出端以接 收或門0R1的輸出端上的信號。反向器INV1的輸入端接收讀取模式信號RD_M0DE，其輸出 端耦接至或門0R2的一輸入端。或門0R2的另一輸入端耦接至脈波產生器235的輸出端， 脈波產生器235的輸入端則接收截止信號0FFSIG。或門0R2與參考存儲胞觸發邏輯電路 231的輸出端分別耦接至SR閂鎖器232的重置端R以及設定端S，SR閂鎖器232的輸出端 則耦接至偏壓產生控制器233。偏壓產生控制器233依據閂鎖器232的輸出端上的信號來 提供信號至電壓提供器234,以控制電壓提供器234開始或停止產生偏壓電壓VG1。
[0060] 附帶一提的，與門AND1的輸入端分別接收截止信號0FFSIG以及感測放大器閂鎖 信號SSALAT並產生感測放大器閂鎖輸出信號SALAT ;與門AND2的輸入端則分別接收截止 信號0FFSIG以及感測放大器致能信號SSAEN產生感測放大器致能輸出信號SAEN。
[0061] 在本實施方式中，讀取動作信號RD_SIG是當快快閃記憶體儲進行連續數據讀取時產生 的信號，也就是說，讀取動作信號RD_SIG會隨著讀取動作的進行而產生固定時序的規則脈 波。讀取模式信號RD_MODE則是用來指示快快閃記憶體儲進行數據讀取的信號，簡單來說，當讀取 模式信號RD_MODE處於被致能的狀態（例如等於邏輯高電平），表示快閃記憶體持續進行數 據讀取動作。
[0062] 以下請參照圖2C，圖2C繪示本發明一實施例的輸出級控制器的另一實施方式。 在圖2C中，輸出級控制器240包括與門AND3?AND5、偏壓產生控制器233以及電壓提供 器234。與門AND3接收讀取模式信號RD_M0DE及截止信號0FFSIG。與門AND4接收截止信 號0FFSIG以及感測放大器閂鎖信號SSALAT，並產生感測放大器閂鎖輸出信號SALAT。與門 AND5接收截止信號0FFSIG以及感測放大器致能信號SSAEN，並產生感測放大器致能輸出信 號 SAEN。
[0063] 偏壓產生控制器233耦接至與門AND3的輸出端並依據與門AND3的輸出端上的信 號來產生偏壓提供信號。偏壓產生控制器233並提供偏壓提供信號至電壓提供器234,以控 制電壓提供器234開始或停止產生偏壓電壓VG2。
[0064] 圖2D繪示本發明實施例的偏壓產生器的波形圖。以下請同時參照圖2A?圖2D 其中，當串行式快閃記憶體進入數據讀取時，意即，當串行式快閃記憶體通過輸出入信號10 接收所傳送的命令信號後，分屬不同實施方式的偏壓電壓VG (VG1及VG2)可被提供至參考 存儲胞的柵極。在圖2B的實施例中，經時間延遲產生的截止信號0FFSIG用以中止提供偏 壓電壓VG1，而讀取動作信號RD_SIG則用以重啟偏壓電壓VG1的提供。類似地，在圖2C的 實施例中，則直接以截止信號0FFSIG控制偏壓電壓VG2的提供或中止。
[0065] 脈波信號SET以及RESET分別依據與提供系統頻率的時脈信號CLK同步的感測放 大器閂鎖信號SSALAT以及感測放大器致能信號SSAEN的上升緣所產生。並且，脈波信號 SET以及RESET的脈波寬度大於時脈信號CLK的周期的1/2,或是介於時脈信號CLK的1/2 個周期與1個周期間。
[0066] 截止信號0FFSIG則是由截止信號產生器220所產生，並且截止信號0FFSIG經 由時間延遲TD的脈波寬度而啟動（例如轉態為邏輯高電平）。再與感測放大器閂鎖信號 SSALAT以及感測放大器致能信號SSAEN通過與門AND1以及AND2後產生對應的感測放大 器閂鎖輸出信號SALAT以及感測放大器致能輸出信號SAEN。截止信號脈波0FFP由脈波產 生器235依據截止信號0FFSIG所產生，其中，截止信號脈波0FFP的脈波寬度大於時脈信號 CLK的周期的1/2,或是介於時脈信號CLK的1/2個周期與1個周期間。其中，圖2D中，在 讀取模式信號RD_M0DE等於邏輯高電平的狀態下，脈波信號RESET的波形與截止信號脈波 0FFP是相同的。
[0067] 值得注意的，偏壓電壓VG1及VG2會通過周期性產生的截止信號脈波0FFP的正脈 寬而被適時的關閉。也就是說，本實施例的參考存儲胞的柵極在讀取過程中，不會長時間的 被施加偏壓電壓，而造成參考存儲胞可靠度降低的現象。特別是在時脈信號CLK所提供的 系統頻率較低的狀態下，偏壓電壓VG1及VG2可以被適時的切斷，不會長時間的被提供到參 考存儲胞的柵極。
[0068] 以下請參照圖3,圖3繪示本發明實施例的脈波產生器211的一實施方式。本實施 方式同樣可以套用至脈波產生器212,於後不再贅述。在本實施例中，脈波產生器211包括 D型觸發器DFFUDFF2、反向器INV2、或非門N0R1以及與門AND6。D型觸發器DFF1的數據 端D接收電源電壓VDD，D型觸發器DFF1的時脈端CK耦接反向器INV2的輸出端，D型觸發 器DFF1的重置端R接收輸入信號IN。D型觸發器DFF2的數據端D接收電源電壓VDD，D型 觸發器DFF2的時脈端CK耦接反向器INV2的輸入端並接收時脈信號CLK，D型觸發器DFF2 的重置端R接收輸入信號IN。D型觸發器DFF1、DFF2的輸出端耦接至或非門N0R1的輸入 端。
[0069] 與門AND6的輸入端分別耦接至或非門N0R1的輸出端以及接收輸入信號IN。輸入 信號IN可為感測放大器閂鎖信號SSALAT。與門AND6的輸出端則產生脈波信號SET。在此， 脈波信號SET的脈波寬度會大於時脈信號CLK的周期的1/2,或是介於時脈信號CLK的1/2 個周期與1個周期間。而脈波信號SET的結束點（例如其下降緣）可以與時脈信號CLK不 同步。
[0070] 以下並請參照圖4,圖4繪示本發明實施例的參考存儲胞的偏壓電壓的提供方法 的流程圖。其步驟包括：首先，在步驟S410中，接收感測放大器致能信號以及感測放大器閂 鎖信號，依據感測放大器致能信號以及感測放大器閂鎖信號的轉態點來產生檢測信號；在 步驟S420中，並依據檢測信號以通過時間延遲來產生截止信號，其中截止信號的啟動時間 依據時間延遲而決定；並且，在步驟S430中，針對截止信號分別與感測放大器致能信號以 及感測放大器閂鎖信號進行邏輯運算以產生感測放大器致能輸出信號以及感測放大器閂 鎖輸出信號，並依據截止信號的觸發以中斷偏壓提供信號，對於連續地址的讀取，則依據讀 取動作信號或感測放大器致能信號來重新啟動偏壓提供信號的產生。
[0071] 關於參考存儲胞的偏壓電壓的提供方法的實施細節在前述的實施例及實施方式 都有詳細的說明，以下不多贅述。
[0072] 綜上所述，本發明通過提供與串行接口的快快閃記憶體儲的時脈信號不同步的截止信 號，來適時的切斷偏壓電壓被提供到參考存儲胞的柵極上。如此一來，串行接口的快快閃記憶體儲 的參考存儲胞不會長時間的接受偏壓電壓，有效提升參考存儲胞的可靠度，並有效降低快 快閃記憶體儲器的讀取幹擾。
【權利要求】
1. 一種參考存儲胞的偏壓產生器，適用於一串行接口快閃記憶體，包括： 一數據讀取檢測器，接收一感測放大器致能信號以及一感測放大器R鎖信號，依據該 感測放大器致能信號以及該感測放大器閂鎖信號的轉態點來產生一檢測信號； 一截止信號產生器，耦接該數據讀取檢測器，接收並依據該檢測信號以通過一時間延 遲來產生一截止信號，其中該截止信號的啟動時間依據該時間延遲而決定；以及 一輸出級控制器，耦接該截止信號產生器，該輸出級控制器並依據該截止信號的觸發 以中斷一偏壓提供信號的產生。
2. 如權利要求1所述的參考存儲胞的偏壓產生器，其中該輸出級控制器依據該截止信 號的重置或一讀取動作信號以重新提供該偏壓提供信號的產生。
3. 如權利要求2所述的參考存儲胞的偏壓產生器，其中該讀取動作信號為一連續讀取 信號、伴隨該連續讀取信號產生的一地址觸發計數信號、該感測放大器致能信號、或該截止 信號。
4. 如權利要求1所述的參考存儲胞的偏壓產生器，其中該偏壓產生器依據該偏壓提供 信號以啟動或中斷提供一偏壓電壓至該串行接口快閃記憶體的參考存儲胞的柵極。
5. 如權利要求1所述的參考存儲胞的偏壓產生器，其中該數據讀取檢測器依據該感測 放大器致能信號被致能的轉態點來重置該檢測信號等於一第一邏輯電平，該數據讀取檢測 器並依據該感測放大器閂鎖信號被致能的轉態點來設定該檢測信號等於一第二邏輯電平， 其中該第一及該第二邏輯電平互補。
6. 如權利要求1所述的參考存儲胞的偏壓產生器，其中該數據讀取檢測器包括： 一第一脈波產生器，依據該感測放大器R鎖信號被致能的轉態點來產生一第一脈波信 號； 一第二脈波產生器，依據該感測放大器致能信號被致能的轉態點來產生一第二脈波信 號；以及 一 SR閂鎖器，具有重置端、設定端以及輸出端，其設定端以及重置端分別耦接該第一 及該第二脈波產生器，其輸出端產生該檢測信號。
7. 如權利要求5所述的參考存儲胞的偏壓產生器，其中各該第一、第二脈波產生器包 括： 一第一 D型觸發器，具有時脈端、數據端、重置端以及輸出端，其數據端耦接至一電源 電壓，其重置端接收該感測放大器致能信號或該感測放大器閂鎖信號； 一第二D型觸發器，具有時脈端、數據端、重置端以及輸出端，其數據端耦接至該電源 電壓，其時脈端接收一時脈信號，其重置端耦接至該第一 D型觸發器的重置端； 一第一反向器，其輸入端接收該時脈信號，其輸出端耦接至該第一 D型觸發器的時脈 端； 一或非門，其二輸入端分別耦接該第一及第二D型觸發器的輸出端；以及 一第一與門，其二輸入端分別耦接至該第一 D型觸發器的重置端以及該或非門的輸出 端，其輸出端產生該第一或該第二脈波信號。
8. 如權利要求1所述的參考存儲胞的偏壓產生器，其中該截止信號產生器延遲該檢測 信號以產生一延遲檢測信號，該截止信號產生器還依據該檢測信號以及該延遲檢測信號來 產生該截止信號。
9. 如權利要求8所述的參考存儲胞的偏壓產生器，其中該截止信號產生器包括： 一延遲器，耦接該數據讀取檢測器以接收該檢測信號，該延遲器還延遲該檢測信號該 時間延遲以產生該延遲檢測信號；以及 一與非門，耦接該數據讀取檢測器以及該延遲器，該與非門接收該延遲檢測信號以及 該檢測信號以產生該截止信號。
10. 如權利要求1所述的參考存儲胞的偏壓產生器，其中該輸出級控制器針對該截止 信號分別與該感測放大器致能信號以及該感測放大器閂鎖信號進行邏輯運算以產生一感 測放大器致能輸出信號以及一感測放大器閂鎖輸出信號。
11. 如權利要求10所述的參考存儲胞的偏壓產生器，其中該感測放大器致能輸出信號 以及該感測放大器閂鎖輸出信號在下降緣與該感測放大器致能信號以及該感測放大器閂 鎖信號不同步。
12. 如權利要求11所述的參考存儲胞的偏壓產生器，其中該輸出級控制器包括： 一第一與門，接收該讀取模式信號及該截止信號； 一第二與門，接收該截止信號以及該感測放大器閂鎖信號，並產生該感測放大器閂鎖 輸出信號； 一第三與門，接收該截止信號以及該感測放大器致能信號，並產生該感測放大器致能 輸出信號； 一偏壓產生控制器，耦接該第一與門的輸出端，並依據該第一與門的輸出端的信號產 生該偏壓提供信號；以及 一電壓提供器，耦接該偏壓產生控制器，接收並依據該偏壓提供信號以提供一偏壓電 壓。
13. 如權利要求11所述的參考存儲胞的偏壓產生器，其中該輸出級控制器包括： 一第一或門，其一輸入端接收該讀取模式信號另一輸入端接收一讀取動作信號； 一參考存儲胞觸發邏輯電路，耦接至該第一或門的輸出端； 一反向器，其輸入端接收該讀取模式信號； 一脈波產生器，接收該截止信號還依據該截止信號產生一截止信號脈波； 一第二或門，其輸入端分別耦接至該反向器與該脈波產生器的輸出端； 一第一與門，其第一及第二輸入端分別接收該截止信號以及該感測放大器閂鎖信號， 其輸出端產生該感測放大器閂鎖輸出信號； 一第二與門，其第一及第二輸入端分別接收該截止信號以及該感測放大器致能信號， 其輸出端產生該感測放大器致能輸出信號； 一 SR閂鎖器，具有重置端、設定端以及輸出端，該SR閂鎖器的重置端及設定端分別耦 接至該第二或門的輸出端及該參考存儲胞觸發邏輯電路； 一偏壓產生控制器，f禹接該SR R鎖器的輸出端，並依據該SR R鎖器的輸出端的信號來 產生該偏壓提供信號；以及 一電壓提供器，耦接該偏壓產生控制器以接收該偏壓提供信號，並依據該偏壓提供信 號以啟動或中斷提供該偏壓電壓至該參考存儲胞的柵極。
14. 一種參考存儲胞的偏壓電壓的提供方法，適用於一串行接口快閃記憶體，包括： 接收一感測放大器致能信號以及一感測放大器R鎖信號，依據該感測放大器致能信號 以及該感測放大器閂鎖信號的轉態點來產生一檢測信號； 依據該檢測信號以通過一時間延遲來產生一截止信號，其中該截止信號的啟動時間依 據該時間延遲而決定；以及 依據該截止信號的觸發以中斷一偏壓提供信號的產生。
15. 如權利要求14所述的參考存儲胞的偏壓電壓的提供方法，其中還包括： 針對該截止信號分別與一感測放大器致能信號以及該感測放大器閂鎖信號進行邏輯 運算以產生一感測放大器致能輸出信號以及一感測放大器閂鎖輸出信號。
16. 如權利要求15所述的參考存儲胞的偏壓電壓的提供方法，其中該感測放大器致能 輸出信號以及該感測放大器閂鎖輸出信號在下降緣與該感測放大器致能信號以及該感測 放大器閂鎖信號不同步。
17. 如權利要求14所述的參考存儲胞的偏壓電壓的提供方法，其中依據該截止信號的 觸發以中斷該偏壓提供信號的步驟還包括： 依據該截止信號的重置或一讀取動作信號以重新提供該偏壓提供信號的產生。
18. 如權利要求14所述的參考存儲胞的偏壓電壓的提供方法，其中還包括依據該偏壓 提供信號以提供一偏壓電壓至該串行接口快閃記憶體的參考存儲胞的柵極。
19. 如權利要求14所述的參考存儲胞的偏壓電壓的提供方法，其中依據該讀取致能信 號以及該感測放大器閂鎖信號的轉態點來產生該檢測信號的步驟包括： 依據該讀取信號被致能的轉態點來重置該檢測信號等於一第一邏輯電平；以及 依據該感測放大器閂鎖信號被致能的轉態點來設定該檢測信號等於一第二邏輯電平， 其中該第一及該第二邏輯電平互補。
20. 如權利要求14所述的參考存儲胞的偏壓電壓的提供方法，其中依據該檢測信號以 通過該時間延遲來產生該截止信號的步驟包括： 延遲該檢測信號以產生一延遲檢測信號；以及 依據該檢測信號以及該延遲檢測信號來產生該截止信號。
【文檔編號】G11C7/16GK104217746SQ201310209704
【公開日】2014年12月17日 申請日期:2013年5月30日 優先權日:2013年5月30日
【發明者】林宏學 申請人:華邦電子股份有限公司