一種新型的高效fpga供電電源的製作方法
2023-07-10 18:43:06 1
專利名稱：一種新型的高效fpga供電電源的製作方法
技術領域：
本實用新型涉及一種採用DC/DC調整技術實現對FPGA供電的技術領域，尤其涉及一種採用同步降壓調整器的FPGA供電電源。
背景技術：
隨著工藝、技術的發展與市場需求，超大規模、高速、低功耗的新型現場可編程邏輯器件(FPGA)不斷推出，給電路設計帶來極大的方便。在採用大規模FPGA的開發系統中， 供電模塊的設計將直接影響到系統的穩定性，因此設計出高效、穩定的供電模塊顯得尤為重要。目前，FPGA、DSP等晶片的電源供電方案主要有三種低壓差線性穩壓器(LDO)、電源模塊和開關穩壓電源。LDO的基本原理是根據負載電阻的變化情況調節自身的內阻，從而保證穩壓器輸出端的電壓不變，因此LDO只適用於降壓變換。其具體效果與輸入/輸出電壓比有關，變換效率可以簡單地看作輸出電壓與輸入電壓之比。由於採用線性調節原理，瞬態特性好。LDO 本質上沒有輸出紋波，但隨著LDO的輸入/輸出電壓差別增大或者輸出電流增加，LDO的發熱比會成比例增大，所以在散熱控制方面要求很高。電源模塊和開關穩壓電源與LDO相比， 輸出紋波電壓較大、瞬時恢復時間較慢、容易產生電磁幹擾(EMI)。
實用新型內容本實用新型提供一種新型的採用同步降壓調整器的FPGA供電電源。所採用如下的技術方案一種新型的高效FPGA供電電源，包括輸入端、輸入濾波網絡、輸出濾波網絡、輸出端，它還包括同步降壓網絡，該同步降壓網絡包括第一電路ICl 及其外圍電路；該第一電路ICl及其外圍電路的具體構成為所述第一電路ICl的內置電壓調節器的輸入端通過電容C2與輸入地相連；該第一電路ICl的自舉電路的輸出端通過電容C3與所述輸出濾波網絡相連；第一電路ICl的頻率設置輸入端通過電阻Rl與輸入地相連；第一電路ICl的誤差放大器的輸出端通過補償網絡與該第一電路ICl的誤差放大器的輸入端相連；信號傳遞過程為當輸入端的輸入電壓經過輸入濾波網絡濾波，消除一次電源上的幹擾及噪聲後的直流電壓進入同步降壓網絡，經高頻變換、同步整流輸出需要的直流電壓，該直流電壓經過輸出濾波網絡濾除高頻噪聲及幹擾後從輸出端輸出。本實用新型工作溫度範圍寬、輸出紋波低，接近90%的高效率，具有快速瞬態相應、大容性負載的特點；採用厚膜工藝製造，裸晶片組裝；具有過流保護、低壓閉鎖以及過熱關斷功能；雙列直插式金屬外殼氣密封裝，體積僅為21. 20mmX 14. 70mmX8. 00mm。工作溫度範圍(Tc)為-55°C +125°C。貯存溫度範圍(Tstg)為-65°C +150°C。本實用新型適用於大規模的FPGA系統的供電，亦廣泛應用於5V輸入的低壓大電流分散電源系統，例如高性能的DSP、ASIC系統以及微處理器，也可應用於寬帶、網絡、光纖的基礎設施，可攜式電腦和個人筆記本。
圖1是本實用新型的結構框圖；圖2是本實用新型的原理圖。
具體實施方式
以下結合附圖對本實用新型及其有益效果作進一步詳細的說明。參照圖1、圖2，一種新型的高效FPGA供電電源，包括輸入端1、輸入濾波網絡2、輸出濾波網絡6、輸出端9，它還包括同步降壓網絡3，該同步降壓網絡3包括第一電路ICl及其外圍電路；該第一電路ICl (採用型號為TPS54XXX類的晶片)及其外圍電路的具體構成為所述第一電路ICl的內置電壓調節器的輸入端通過電容C2與輸入地相連；該第一電路 ICl的自舉電路的輸出端通過電容C3與輸出濾波網絡6相連；第一電路ICl的頻率設置輸入端通過電阻Rl與輸入地相連；第一電路ICl的誤差放大器的輸出端通過補償網絡與該第一電路ICl的誤差放大器的反向輸入端相連；信號傳遞過程為本供電電源為二次電源，當輸入端1的輸入電壓經過輸入濾波網絡2濾波，消除一次電源上的幹擾及噪聲後的直流電壓進入同步降壓網絡3，經高頻變換、同步整流輸出需要的直流電壓，該直流電壓經過輸出濾波網絡6濾除高頻噪聲及幹擾，得到較為乾淨平整的電壓從輸出端9輸出。其中所述的該補償網絡由電容C4、C5，電阻R2構成，其具體連接方式所述電容C4的一端電連接於電阻R2的一端後和所述第一電路的誤差放大器的輸出端COMP連接，該電容C4的另一端電連接於電容C5的一端後和第一電路的誤差放大器的反向輸入端VSENSE連接；該電容C5的另一端和電阻R2的另一端相連；電容C4和電阻R2之間具一節點；電阻R2和電容C5之間具一節點。電容C5和電容C4之間具一節點。所述的輸入端1電連接於所述第一電路ICl的輸入端。當輸入直流電壓通過輸入端1輸入濾波網絡2後進入同步降壓網絡3，該同步降壓網絡3輸出的直流電壓經過輸出濾波網絡和輸出穩壓網絡而達到輸出直流電壓的規定要求，同步降壓網絡的脈寬調製頻率參數在280kHz 700kHz之間可固定為一個確定的頻率值。當輸入直流電壓為4V 6V時，輸出直流電壓在0. 9V 3. 3V之間可調，輸出直流電流最大為5A。所述輸入濾波網絡2為電容Cl，該電容Cl連接於輸入端1和輸入地之間。所述輸出濾波網絡6包括電感Li、電容C7和電阻R9 ；所述電感Ll的一端和所述電容C3電連接後和所述第一電路ICl的相輸出端相連，該電感Ll的另一端電連接於輸出端9 ；所述電容C7和所述電阻R9並聯後的一端電連接輸出端9，另一端電連接於輸出地。 所述電容C7和電阻R9之間具一節點，該節點電連接於輸出端9。第一電路ICl的輸入端相互電連接在一起；第一電路ICl的相輸出端相互電連接在一起且連接於輸出濾波網絡6 ；第一電路ICl的電源地端電連接於輸入地；第一電路ICl 中的模擬地端電連接於輸入地；第一電路ICl的功率地端空置。所述輸出穩壓網絡7包括電阻1 4、1 5、1 6、1 7和電容08 ；所述電阻R4、R5、R6串聯構成輸出分壓器，而電阻R7和電容C8串聯後和電阻R4並接；第一電路ICl的誤差放大器的反向輸入端VSENSE連接於所述電阻R4的一端，該電阻R4的另一端電連接於輸出端9 ； 電阻R5和R6串聯後一端電連接於第一電路ICl的模擬地端，另一端電連接於第一電路ICl
5的誤差放大器的反向輸入端VSENSE ；電容C8和電阻R7串聯後一端電連接於第一電路ICl 的誤差放大器的反向輸入端VSENSE，另一端電連接於輸出端9 ；電阻R4、R6和電容C8之間具一節點，該節點電連接於第一電路ICl的誤差放大器的反向輸入端VSENSE。所述輸出穩壓網絡7的作用當輸入電壓變化或輸出電流變化時，為了保證輸出電壓的恆定，通過輸出穩壓網絡給同步降壓網絡提供一個補償信號。該信號通過調整變換佔空比，使得輸出電壓恆定。它還包括輸出電壓可調網絡8，該輸出電壓可調網絡8的電阻R8 —端連接於所述第一電路ICl的誤差放大器的反向輸入端VSENSE，另一端連接於輸出電壓可調網絡8的外部信號輸入端；當需要調節輸出電壓時，可通過輸出電壓可調網絡中電阻R8的改變來調節。使輸出電壓從0. 9V 3. 3V之間得到調整。它還包括同步信號網絡4，該同步信號網絡4為同步信號網絡的外部信號輸入端電連接於所述第一電路ICI的同步信號的輸入端。其作用為當需要外部輸入信號將同步降壓網絡的脈寬調製頻率值改變，使得同步降壓網絡的脈寬調製頻率參數與外部輸入信號的頻率值一致同步改變時，只需將外部輸入信號直接連接於同步信號網絡輸入端，即可實現與外部輸入信號的同步，外部輸入信號同步頻率範圍為400kHz 600 kHz。它還包括邏輯信號網絡5，該邏輯信號網絡5包括電阻R3和電容C6 ；所述電阻R3 的一端電連接於所述第一電路ICl的輸入輸出使能端，另一端電連接於邏輯信號網絡5的外部信號輸入端；所述電容C6的一端電連接於所述第一電路ICl的輸入輸出使能端，另一端電連接於輸入地；第三電阻R3和第六電容C6之間具一節點。由於本電源為FPGA供電電源，其既能為內核供電，也可為1\0及外圍電路供電。當多個模塊一起使用為FPGA供電時， 將邏輯信號加於邏輯信號網絡輸入端，當邏輯信號為低電平時，模塊關斷，輸出電壓為零； 當邏輯信號為高電平時，模塊供電輸出需要的輸出電壓。通過邏輯信號高低電平的控制從而系統保證了內核先供電，1\0及外圍電路後供電。該邏輯信號網絡5中的電容C6的大小可以調整輸出直流電壓的延遲響應時間，該響應時間最快為—S。所述的輸入地和輸出地共地，即輸入地和輸出地之間具一節點，電連接於輸入地。以上所述的僅是本實用新型的優選實施例，應當指出對於本領域的普通技術人員來說，在本實用新型所提供的技術啟示下，作為機械領域的公知常識，還可以做出其它等同變型和改進，也應視為本實用新型的保護範圍。
權利要求1.一種新型的高效FPGA供電電源，包括輸入端(1)、輸入濾波網絡(2)、輸出濾波網絡(6)、輸出端(9)，其特徵在於它還包括同步降壓網絡(3)，該同步降壓網絡(3)包括第一電路ICl及其外圍電路；該第一電路ICl及其外圍電路的具體構成為所述第一電路ICl的內置電壓調節器的輸入端通過電容C2與輸入地相連；該第一電路ICl的自舉電路的輸出端通過電容C3與所述輸出濾波網絡(6)相連；第一電路ICl的頻率設置輸入端通過電阻Rl與輸入地相連；第一電路ICl的誤差放大器的輸出端通過補償網絡與該第一電路ICl的誤差放大器的反向輸入端相連；信號傳遞過程為當輸入端(1)的輸入電壓經過輸入濾波網絡 (2)濾波，消除一次電源上的幹擾及噪聲後的直流電壓進入同步降壓網絡(3)，經高頻變換、 同步整流輸出需要的直流電壓，該直流電壓經過輸出濾波網絡(6)濾除高頻噪聲及幹擾後從輸出端(9)輸出。
2.根據權利要求1所述的一種新型的高效FPGA供電電源，其特徵在於所述的補償網絡由電容C4、C5，電阻R2構成，具體連接方式所述電容C4的一端電連接於電阻R2的一端後和所述第一電路的誤差放大器的輸出端(COMP)連接，該電容C4的另一端電連接於電容 C5的一端後和第一電路的誤差放大器的反向輸入端(VSENSE)連接；該電容C5的另一端和電阻R2的另一端相連。
3.根據權利要求1所述的一種新型的高效FPGA供電電源，其特徵在於所述輸入濾波網絡(2)為電容Cl，該電容Cl連接於輸入端(1)和輸入地之間。
4.根據權利要求1所述的一種新型的高效FPGA供電電源，其特徵在於所述輸出濾波網絡(6)包括電感Li、電容C7和電阻R9 ；所述電感Ll的一端和所述電容C3電連接後和所述第一電路ICl的相輸出端相連，該電感Ll的另一端電連接於輸出端(9);所述電容C7和所述電阻R9並聯後的一端電連接於輸出端(9)，另一端電連接於輸出地。
5.根據權利要求1至4所述的任一種新型的高效FPGA供電電源，其特徵在於它還包括輸出穩壓網絡(7)，該輸出穩壓網絡(7)包括電阻R4、R5、R6、R7和電容C8 ；所述電阻R4、 R5、R6串聯構成輸出分壓器，而電阻R7和電容C8串聯後和電阻R4並接；第一電路ICl的誤差放大器的反向輸入端(VSENSE)連接於所述電阻R4的一端，該電阻R4的另一端電連接於輸出端(9)；電阻R5和R6串聯後一端電連接於第一電路ICl的模擬地端，另一端電連接於第一電路ICl的誤差放大器的反向輸入端(VSENSE)；電容C8和電阻R7串聯後一端電連接於第一電路ICl的誤差放大器的反向輸入端(VSENSE)，另一端電連接於輸出端(9);電阻 R4、R6和電容C8之間具一節點，該節點電連接於第一電路ICl的誤差放大器的反向輸入端 (VSENSE)ο
6.根據權利要求1至4所述的任一種新型的高效FPGA供電電源，其特徵在於它還包括輸出電壓可調網絡(8)，該輸出電壓可調網絡(8)的電阻R8 —端電連接於輸出穩壓網絡(7)中由所述電阻R4、R5、R6串聯構成輸出分壓器的R4和R6之間，也即所述第一電路ICl 的誤差放大器的反向輸入端；所述電阻R8另一端連接於輸出電壓可調網絡(8)的外部信號輸入端。
7.根據權利要求1至4所述的任一種新型的高效FPGA供電電源，其特徵在於它還包括同步信號網絡(4)，該同步信號網絡(4)為同步信號網絡的外部信號輸入端電連接於所述第一電路ICl的同步信號的輸入端。
8.根據權利要求1至4所述的任一種新型的高效FPGA供電電源，其特徵在於它還包括邏輯信號網絡(5)，該邏輯信號網絡(5)包括電阻R3和電容C6 ；所述電阻R3的一端電連接於所述第一電路ICl的輸入輸出使能端，另一端電連接於邏輯信號網絡(5)的外部信號輸入端；所述電容C6的一端電連接於所述第一電路ICl的輸入輸出使能端，另一端電連接於輸入地。
專利摘要一種新型的高效FPGA供電電源，包括輸入端、輸入濾波網絡、輸出濾波網絡、輸出端和同步降壓網絡，當輸入端的輸入電壓經過輸入濾波網絡濾波，消除一次電源上的幹擾及噪聲後的直流電壓進入同步降壓網絡，經高頻變換、同步整流輸出需要的直流電壓，該直流電壓經過輸出濾波網絡濾除高頻噪聲及幹擾後從輸出端輸出。本實用新型工作溫度範圍寬、輸出紋波低，接近90%的高效率，具有快速瞬態相應、大容性負載的特點；本實用新型適用於大規模的FPGA系統的供電，亦廣泛應用於5V輸入的低壓大電流分散電源系統，例如高性能的DSP、ASIC系統以及微處理器，也可應用於寬帶、網絡、光纖的基礎設施，可攜式電腦和個人筆記本。
文檔編號H02M3/06GK202268803SQ201120347950
公開日2012年6月6日 申請日期2011年9月16日 優先權日2011年9月16日
發明者樊海國, 潘吉軍, 索銀輝 申請人:天水七四九電子有限公司, 天水華天微電子股份有限公司