靜電放電電路和減少半導體晶片的輸入電容的方法
2023-08-01 06:16:01
專利名稱：靜電放電電路和減少半導體晶片的輸入電容的方法
技術領域：
本發明的實施例一般涉及半導體晶片。更具體地，本發明的實施例涉及能夠保護半導體晶片的內部電路免受靜位覺(static electricity)影響的靜電放電電路以及減少半導體晶片的輸入電容的方法。
本發明要求2006年5月22日提交的韓國專利申請No.10-2006-0045614的優先權，其內容在此結合，作為參考。
背景技術：
耐高壓靜位覺的能力可以對半導體器件的可靠性具有重要影響。例如，除非半導體器件被設計成耐靜位覺，否則該半導體器件可能被與該器件的環境中的帶電物體突然接觸而損壞。半導體器件對靜位覺影響的靈敏度隨著半導體器件中尺寸特徵變小，即隨著該器件的集成程度增加而變得加重。
半導體器件與靜位覺之間的交互作用可被概念化為該器件與該器件的環境中被靜態充電的物體之間的瞬間電流。該電流典型地由與被充電的物體的接觸產生。在來自靜位覺的電流流入被設計來以相對低的電壓工作的半導體器件的內部電路的情況下，該內部電路可能被毀滅性地損壞。為了防止這種損壞發生，半導體器件通常包括允許來自來自靜位覺的電流流動而不損壞器件的內部電路的靜位覺電流通路。最好是，該電流通路能夠在短時間周期內放電大量的電荷。
該靜位覺電流通路通常由被安裝在與半導體器件的外部引腳連接的外部信號輸入襯墊與內部電流之間的保護電路來實現。該外部引腳典型地被放置在易於與靜位覺接觸的位置。保護電路的另一名稱是靜電放電(ESD)電路。作為ESD電路工作的示例，在靜位覺被施加到ESD電路的情況下，該靜位覺通過該ESD電路，並且因此半導體器件的內部電路被保護免於該靜位覺的影響。除了保護半導體器件免於對內部電路毀滅性損壞，ESD電路最好被設計來進一步保護器件工作的可靠性不受靜位覺的影響。
例如，ESD電路被期望來保護動態隨機存取存儲器(DRAM)器件的內部電路和工作。隨著DRAM器件的尺寸持續減小，保護DRAM器件的免於靜位覺影響的問題變得日益重要。
某些環境給諸如DRAM器件的半導體器件提供一些可預測的靜位覺量。例如，當製造半導體器件時，可以將該器件通過用於在封裝裝配之後測試產品的處理通道(handler lane)。該處理通道可以將靜位覺分給具有大約250V的低壓的器件，然而，可以從地阻抗的處理通道來放電該靜位覺。以這種方式放電的靜位覺可被稱為以「機器模式」放電。
另一種靜位覺可被放電到半導體器件的方式是「人體模式」。在該人體模式中，當人類用戶使身體部件接觸半導體器件時，靜位覺被從人體放電到半導體器件。從人體放電到器件的靜位覺典型地具有大約2000V的高壓並且通過非常大的阻抗來放電。
為了保護半導體器件的內部電路不受來自靜位覺的電流流入的損壞，在半導體器件中可以安裝各種各樣的保護電路。一種保護電路可以是放置於輸入襯墊與輸入緩衝器之間的ESD電路。
圖1是用於半導體器件的常規ESD電路的電路圖。參考圖1，常規ESD電路10被連接在半導體器件的輸入襯墊PAD與輸入緩衝器12之間。
從半導體器件的外部源將信號施加到輸入襯墊PAD。例如，可以通過半導體封裝的外部引腳，或者在半導體器件被封裝之前經由探測器尖端通過測試器引腳將信號施加到輸入襯墊PAD。
輸入緩衝器12緩衝通過輸入襯墊PAD施加的外部信號，並且將所緩衝的信號IN輸出到輸入緩衝器12的外部端(未示出)。輸入緩衝器12的輸入端被連接到節點N1，以及輸入緩衝器12的輸出端被連接到節點N2。
ESD電路10被連接在輸入襯墊PAD與輸入緩衝器12之間，用於保護輸入緩衝器12不受靜位覺影響。ESD電路10包括兩個二極體D1和D2。二極體D1包括正金屬氧化物半導體(PMOS)電晶體，以及二極體D2包括負金屬氧化物半導體(NMOS)電晶體。
ESD電路10中的PMOS電晶體具有與節點N1連接的第一端、與電源端VDD連接的第二端、以及與ESD電路10中的PMOS電晶體的源極連接的柵極。換句話說，在靜位覺未被施加到ESD電路10的情況下，二極體D1以反偏壓(reverse bias)配置被連接。
ESD電路10中的NMOS電晶體具有與節點N1連接的第一端、與地VSS連接的第二端、以及與ESD電路10中的NMOS電晶體的第二端連接的柵極。換句話說，在靜位覺未被施加到ESD電路10的情況下，二極體D2以反偏壓配置被連接。
在具有大於電源電壓VDD的電壓電平的靜位覺被施加到輸入襯墊PAD的情況下，通過二極體D1來放電靜位覺。另一方面，在具有小於地電壓VSS的電壓電平的靜位覺被施加到輸入襯墊PAD的情況下，通過二極體D2來放電靜位覺。
因此，在具有大於電源電壓VDD的電壓電平的靜位覺被施加到輸入襯墊PAD的情況下，或者在具有小於地電壓VSS的電壓電平的靜位覺被施加到輸入襯墊PAD的情況下，ESD電路10放電大量的電荷。結果防止了輸入緩衝器12受到損壞。通常，靜位覺往往具有分別明顯大於或小於電源電壓VDD和地VSS的電壓電平。
圖2是示意性圖解說明圖1中所示的二極體D2的垂直結構的截面圖，以及圖3是示意性圖解說明圖1中所示的二極體D1的垂直結構的截面圖。
參考圖2，二極體D2包括NMOS電晶體，其包括柵極24、源極26和漏極27。柵極24和源極26都連接到地VSS，以及漏極27連接到漏電壓Vdrain。另外，NMOS電晶體包括也連接到地VSS的p-型本體(body)22。源極26和漏極27中的每一個由包括摻雜了高濃度的n-型雜質的區域的阱(well)形成。區域28在本體22中也通過將高濃度p-型雜質摻雜到本體22而形成。結二極體JD1位於NMOS電晶體的本體22與源極26之間，並且結二極體JD2位於NMOS電晶體的本體22與漏極27之間。儘管氧化柵極被典型地包含在NMOS電晶體中，但是為了簡化附圖而沒有清晰地示出氧化柵極。
被施加到本體22的電壓防止在半導體晶片中以局部正向偏壓電路在元件之間形成PN結，並且進一步防止存儲器單元中的數據丟失或鎖存。被施加到本體22的電壓也減少了NMOS電晶體的閾值電壓根據後柵極(back-gate)影響的改變，以獲得器件的穩定工作並且提高器件的工作速度。通常，被施加到電晶體的本體或者主要部分的電壓可被稱作主要(bulk)偏壓。
在具有圖2所示的結構的二極體D2中，在靜位覺被施加到輸入襯墊PAD(圖1)並且因此漏電壓Vdrain被施加到節點N1(圖1)而具有小於地VSS的電壓電平的情況下，通過二極體D2來放電電荷。同時，在靜位覺未被施加到輸入襯墊PAD(圖1)的情況下，二極體D2被反偏壓，因此其具有非常大的結電容。同時，本體22與源極26之間的結二極體JD1也被反偏壓，因此具有結電容。然而，結二極體JD1被反偏壓到比結二極體JD2更小的程度。
參考圖3，二極體D3包括PMOS電晶體，其包括柵極34、源極36和漏極37。柵極34和源極36都連接到電源電壓VDD，以及漏極37連接到漏電壓Vdrain。另外，PMOS電晶體包括也連接到電源電壓VDD的n-型本體32。源極36和漏極37中的每一個由包括摻雜了高濃度的p-型雜質的區域的阱(well)形成。區域38在本體32中也通過將高濃度n-型雜質摻雜到本體32而形成。結二極體JD3位於PMOS電晶體的本體32與源極36之間，並且結二極體JD4位於PMOS電晶體的本體32與漏極37之間。儘管氧化柵極被典型地包含在PMOS電晶體中，但是為了簡化附圖而沒有清晰地示出氧化柵極。
在具有圖3所示的結構的二極體D2中，在靜位覺被施加到輸入襯墊PAD(圖1)並且因此漏電壓Vdrain被施加到節點N1(圖1)而具有大於電源電壓VDD的電壓的情況下，通過二極體D1來放電電荷。同時，在靜位覺未被施加到輸入襯墊PAD(圖1)的情況下，二極體D1被反偏壓，因此其具有非常大的結電容。更具體地，在正常情況下，本體32與漏極37之間的結二極體JD4被反偏壓，並且因此二極體D1具有相當大的結電容。同時，本體32與源極37之間的結二極體JD4也被反偏壓，並且因此具有結電容。然而，結二極體JD3被反偏壓到比結二極體JD4更小的程度。
在具有上述結構的二極體D1中，在靜位覺被施加到輸入襯墊PAD(圖1)並且因此(圖1的N1)節點處的漏電壓Vdrain大於電源電壓VDD的情況下，通過二極體D1來放電電荷。同時，在靜位覺未被施加到輸入襯墊PAD(圖1)的正常情況下，二極體D1被反偏壓並且具有結電容。也就是，在正常情況下，本體32與漏極37之間的結二極體JD4被反偏壓，並且因此二極體D1具有相當大的結電容。另外，結電容存在於本體32與源極36之間。
在相對小量的靜位覺流入半導體晶片的情況下，具有諸如圖1-3中所示的ESD電路的半導體晶片具有如上所述的結電容。
常規半導體器件中的輸入電容的幅值取決於諸如靜電放電電路中的結電容之類的各種因素。隨著器件的性能和容量的增加，器件的輸入電容往往相應地增加。例如，為了增加器件的性能，前緣(leading edge)半導體器件通常包括堆棧(stack)封裝。然而，使用這種堆棧封裝往往會增加器件的整個輸入電容。
增加半導體器件的輸入電容往往會減小器件的設置邊際，從而導致它們操作的缺陷或者相反會降低它們的性能。不能夠容易地改變輸入電容的某些來源來減少輸入電容。例如，不能容易地改變諸如驅動器的晶片的正常工作所必需的組件來減少輸入電容，以便克服設置邊際的缺乏。
存儲器模塊驅動半導體器件的能力取決於半導體器件的輸入電容。更具體地，能夠被存儲器模塊的驅動器的每個輸出引腳驅動的半導體晶片的數量受限於半導體晶片的輸入電容。存在各種各樣類型的存儲器模塊，例如雙直插存儲器模塊(DIMM)、不緩衝DIMM(UDIMM)、小脫線DIMM(SODIMM)、DIMM(RDIMM)和全緩衝DIMM(FBDIMM)，目前只列出一部分。在這些存儲器模塊中，半導體晶片的輸入電容往往對於UDIMM和SODIMM而限制每主板控制器晶片的輸出引腳的半導體晶片的數量，對於RDIMM而限制每寄存器的輸出引腳的半導體晶片的數量，對於FBDIMM而限制每改進存儲器緩衝器(AMB)的輸出引腳的半導體晶片的數量。
因此，半導體晶片的輸入電容的減小可能增加能夠由存儲器模塊驅動器的每個輸出引腳驅動的半導體晶片的數量，並且提高存儲器模塊和半導體晶片的性能。
發明內容
因此，本發明的所選實施例提供了能夠減少半導體晶片的輸入電容的ESD電路。本發明的其他實施例提供了保護半導體晶片的內部電路不受靜位覺影響並且減少半導體晶片的輸入電容的方法。
根據本發明的一個實施例，提供了一種用於半導體晶片的多模靜電放電(ESD)電路，所述半導體晶片包括輸入緩衝器。所述電路包括一個或多個與所述輸入緩衝器的輸入端連接的ESD二極體，其被適配成對被施加到所述輸入緩衝器的輸入端的靜位覺進行放電。所述電路還包括一個或多個本體電壓改變單元，其被適配成將一個或多個各自本體電壓施加到所述一個或多個ESD二極體。在所述ESD電路處於第一模式的情況下，所述一個或多個各自本體電壓中的每一個具有大於所述ESD電路的電源電壓或者小於所述ESD電路的地電壓的電壓電平，並且在所述ESD電路處於第二模式的情況下，所述一個或多個本體電壓改變單元被進一步適配成將所述一個或多個各自本體電壓施加到所述一個或多個ESD二極體，所述各自本體電壓具有等於所述ESD電路的電源電壓或者所述ESD電路的地電壓的各自電壓電平。
根據本發明的另一實施例，提供了一種用於半導體晶片的多模靜電放電(ESD)電路，所述半導體晶片包括輸入緩衝器。所述電路包括一個或多個ESD二極體，其與用作所述半導體晶片的外部信號的輸入端的輸入襯墊連接，並且其進一步連接到所述輸入緩衝器的輸入端，並且被適配成對被施加到所述輸入襯墊的靜位覺進行放電。所述電路還包括一個或多個本體電壓改變單元，其被適配成將一個或多個各自本體電壓施加到所述一個或多個ESD二極體。在所述ESD電路處於第一模式的情況下，所述一個或多個各自本體電壓中的每一個具有大於所述ESD電路的電源電壓或者小於所述ESD電路的地電壓的電壓電平，並且在所述ESD電路處於第二模式的情況下，所述一個或多個本體電壓改變單元被進一步適配成將所述一個或多個各自本體電壓施加到所述一個或多個ESD二極體，所述各自本體電壓具有等於所述ESD電路的電源電壓或者所述ESD電路的地電壓的各自電壓電平。
根據本發明的另一實施例，提供了一種用於半導體晶片的多模靜電放電(ESD)電路，所述半導體晶片包括輸入緩衝器。所述電路包括第一和第二ESD二極體，每一個連接到被提供為用於向所述半導體晶片供應外部信號的輸入端的輸入襯墊，並且其進一步連接到所述輸入緩衝器，並且提供各自第一和第二放電通路用以對被施加到所述輸入襯墊的靜位覺進行放電。所述電路還包括第一本體電壓改變單元，其被適配成接收第一選擇信號，並且基於由所述ESD電路的模式確定的所述第一選擇信號的電壓電平而生成用於所述第一ESD二極體的本體電壓。所述電路還又包括第二本體電壓改變單元，其被適配成接收第二選擇信號，並且基於由所述ESD電路的模式確定的所述第二選擇信號的電壓電平而生成用於所述第二ESD二極體的本體電壓。在所述ESD電路的模式是第一模式的情況下，所述第一本體改變單元對於所述第一ESD二極體生成具有大於所述ESD電路的電源電壓的電壓電平的本體電壓，並且在所述ESD電路的模式是第二模式的情況下，所述第一本體電壓改變單元對於所述第一ESD二極體生成具有基本等於所述ESD電路的電源電壓的電壓電平的本體電壓。在所述ESD電路的模式是第一模式的情況下，所述第二本體改變單元對於所述第二ESD二極體生成具有小於所述ESD電路的地電壓的電壓電平的本體電壓，並且在所述ESD電路的模式是第二模式的情況下，所述第二本體電壓改變單元對於所述第二ESD二極體生成具有基本等於所述ESD電路的地電壓的電壓電平的本體電壓。
根據本發明的又另一實施例，提供了一種用於減小半導體晶片的輸入電容的方法，所述半導體晶片具有多模靜電放電(ESD)電路。所述ESD電路包括第一和第二ESD二極體並且被適配來保護所述半導體晶片的內部電路免受靜位覺影響。所述方法包括在所述ESD電路的第一模式中，對於所述第一ESD二極體中包括的正金屬氧化物半導體(PMOS)電晶體生成具有基本等於所述ESD電路的電源電壓的電壓電平的本體電壓，以及對於所述第一ESD二極體中包括的負金屬氧化物半導體(NMOS)電晶體生成具有基本等於所述ESD電路的地電壓的電壓電平的本體電壓。所述方法還包括在所述ESD電路的第一模式中，對於所述第二ESD二極體中包括的PMOS電晶體生成具有大於所述ESD電路的電源電壓的電壓電平的本體電壓，以及對於所述第二ESD二極體中包括的NMOS電晶體生成具有小於所述ESD電路的地電壓的電壓電平的本體電壓。
關於附圖描述本發明的實施例。整個附圖中相同的附圖標記表示相同的示例性元件、組件和步驟。附圖中圖1是傳統ESD電路的電路圖；圖2是示意性圖解說明圖1中所示的二極體D2的垂直結構的截面圖；圖3是示意性圖解說明圖1中所示的二極體D1的垂直結構的截面圖；圖4是圖解說明半導體器件中的結電容作為該器件中的反偏壓的函數的圖表；圖5是根據本發明的所選實施例的ESD電路的電路圖；圖6是圖解說明電熔絲電路的電路圖，該電熔絲電路組成圖5中所示的第一本體電壓改變單元或第二本體電壓改變單元的一個可能實現方式；圖7是根據本發明的另一實施例的ESD電路的電路圖；圖8是圖解說明圖7中所示的第一本體電壓改變單元的可能實現方式的電路圖；圖9是圖解說明圖7中所示的第二本體電壓改變單元的可能實現方式的電路圖；圖10是示意性圖解說明圖7中所示的第二靜電放電二極體的垂直結構的截面圖；圖11是示意性圖解說明圖7中所示的第一靜電放電二極體的垂直結構的截面圖；和圖12和13是圖解說明根據本發明實施例的半導體器件的增加的設置邊際(setup margin)相對於傳統半導體器件的設置邊際的圖表。
具體實施例方式
下面參考附圖來描述本發明的示例性實施例。這些實施例被呈現為示教示例。本發明的實際範圍由權利要求來限定。
圖4是圖解說明半導體器件中的結電容Cj和反偏壓Vj之間的關係的圖表。在圖4中看出，反偏壓Vj從0V到1V的增加使結電容Cj減少了大約0.1pF。隨著反偏壓Vj進一步增加，結電容Cj進一步減少。
結電容Cj與反偏壓Vj之間的關係可以通過下列等式(1)來數學地表達Cj＝Cjo/{(1+Vj/Φ)Λm} (1)在等式(1)中，項Cjo表示反偏壓Vj不存在時的結電容，項Φ表示PN結的固有電壓，以及項「m」被設定為1/2。如由等式(1)所示，通過控制電路中的反偏壓Vj可以改變ESD電路中的結電容Cj。
為了減少半導體器件的整體輸入電容同時仍舊給該器件提供抗靜位覺保護，可以提供這樣的EDC電路，其中根據半導體器件中的半導體晶片的數量來修改被施加到EDC電路內的半導體襯底的電壓電平。例如，在包括多個半導體晶片的存儲器模塊中，每個半導體晶片可以包括其自己的EDC電路來保護其抗靜位覺。然而，在包括多個半導體晶片的器件中，每個單獨的半導體晶片比器件中由單獨形成的單個半導體晶片更不容易受到靜位覺的損害。另外，隨著器件中半導體晶片的數量增加，器件的輸入電容往往會相應地增加。因此，通過修改被施加到半導體晶片的EDC電路內的各個電晶體本體的電壓電平可以減少每個半導體晶片的輸入電容。
圖5是根據本發明的所選實施例的ESD電路的電路圖。參考圖5，ESD電路100被連接在輸入襯墊PAD和輸入緩衝器110之間。
輸入襯墊PAD被連接到外部引腳並且從外部源接收輸入信號。ESD電路100保護半導體晶片的內部電路如輸入緩衝器110免受靜位覺影響。輸入緩衝器110被配置來緩衝由輸入襯墊PAD接收的輸入信號並且將所緩衝的輸入信號IN輸出到半導體晶片中的一個或多個內部電路。
ESD電路100保護半導體晶片的內部電路免受靜位覺影響，並且包括第一和第二ESD二極體D11和D12以及第一和第二本體電壓改變單元102和104。
第一和第二ESD二極體D11和D12提供通路，當靜位覺通過輸入襯墊PAD被施加到節點N10時，通過該通路可以對靜位覺放電，該節點N10形成對輸入緩衝器110的輸入端。本體電壓改變單元102和104被配置來將各個電壓施加到第一和第二ESD二極體D11和D12，其中各個電壓具有與電源電壓VDD或地電壓VSS不同的電壓電平。
在第一和第二ESD二極體D11和D12中，第一ESD二極體D11被連接在電源電壓VDD與節點N10之間。第一ESD二極體D11包括PMOS電晶體，其具有連接到節點N10的漏極以及都連接到電源電壓VDD的源極和柵極。第一ESD二極體D11提供當靜位覺未被施加到節點N10時被反偏壓的電通路，並且當靜位覺被施加到節點N10時通過該電通路來對靜位覺放電。
第一ESD二極體D11中的PMOS電晶體具有由第一本體電壓改變單元102控制的本體電壓。例如，在所緩衝的輸入信號IN驅動存儲器模塊中的多個半導體晶片的情況下，第一本體電壓改變單元102可以將ESD二極體D11中的PMOS電晶體的本體電壓改變為大於電源電壓VDD的電壓VPP。在比較包括多個半導體晶片的存儲器模塊以及僅包括單個半導體晶片的存儲器模塊中的靜位覺的影響時，靜位覺的靜電影響在單個半導體晶片中往往更顯著。因此，ESD電路往往在保護單個半導體晶片方面發揮更重要的作用。
在ESD二極體D11中的PMOS電晶體的本體電壓改變為電壓VPP(其大於電源電壓VDD)的情況下，包含ESD電路100的半導體晶片的輸入電容相應地減少。換句話說，ESD二極體D11中的PMOS電晶體的本體電壓的增加往往增加寄生二極體的反偏壓，從而減少半導體晶片的輸入電容，如等式(1)和圖4所示。
大於電源電壓VDD的電壓VPP可以通過常規的增壓生成器(VPP生成器)來生成，並且第一本體電壓改變單元102可被配置成例如被如圖6的示例中所示的熔絲或抗熔絲編程。換句話說，在ESD電路100存在於半導體器件中的唯一半導體晶片的情況下，ESD二極體D11中的PMOS電晶體的本體電壓被提供為電源電壓VDD；相反，在ESD電路100存在於諸如存儲器模塊的半導體器件中的多個半導體晶片之一中的情況下，ESD二極體D11中的PMOS電晶體的本體電壓被提供為電壓VPP，其大於電源電壓VDD。
第二ESD二極體D12被連接在地VSS與節點N10之間。第二ESD二極體D12典型地包括NMOS電晶體，其具有連接到節點N10的漏極以及都連接到地VSS的源極和柵極。因此，第二ESD二極體D12提供當靜位覺未被施加到節點N10時被反偏壓的電通路，並且當靜位覺被施加到節點N10時通過該電通路來對靜位覺放電。
第二ESD二極體D12中的NMOS電晶體的本體電壓由第二本體電壓改變單元104控制。當通過輸入緩衝器110將ESD電路100連接到存儲器模塊中的多個半導體晶片時，第二本體電壓改變單元104將第二ESD二極體D12中的NMOS電晶體的本體電壓改變為小於地電壓VSS的電壓VBB。在ESD二極體D12中的NMOS電晶體的本體電壓被改變為小於地電壓VSS的電壓VBB的情況下，存儲器模塊中的半導體晶片的輸入電容往往減小。第二ESD二極體D12中的NMOS電晶體的本體電壓的減小增加了第二ESD二極體D12的反偏壓，因此減小了輸入電容，如等式(1)和圖4所示。
電壓VBB例如可以通過常規的低壓生成器(VBB生成器)來生成，並且第二本體電壓改變單元104可被配置成例如類似於第一本體電壓改變單元102、被如圖6的示例中所示的熔絲或抗熔絲編程。換句話說，在ESD電路100存在於半導體器件中的唯一半導體晶片的情況下，第二ESD二極體D12中的NMOS電晶體的本體電壓被提供為地電壓VSS；相反，在ESD電路100存在於諸如存儲器模塊的半導體器件中的多個半導體晶片之一中的情況下，ESD二極體D12中的PMOS電晶體的本體電壓被提供為電壓VBB，其小於地電壓VSS。
圖6是圖解說明使用電熔絲電路的圖5中的第一或第二本體電壓改變單元102或104的一個可能實現方式的電路圖。
參考圖6，電熔絲電路包括第一和第二熔絲F1和F2，其中熔絲F1具有小於熔絲F2的電阻值。該電熔絲電路還包括第一到第三反相器INV51、INV52和INV56；第一和第二PMOS電晶體PM51和PM52；第一到第五NMOS電晶體NM51、NM52、NM53、NM54、和NM55；以及CMOS傳輸門C1。
第一和第二熔絲F1和F2被連接在電源電壓VDD與第一和第二PMOS電晶體PM51和PM52的各自第一端之間。另外，第一和第二PMOS電晶體具有分別連接到節點A和B的各自第二端。而且，第一PMOS電晶體PM51具有連接到節點A的柵極，以及第二PMOS電晶體PM52具有連接到節點B的柵極。
第一NMOS電晶體NM51具有與第一PMOS電晶體PM51的第一端連接的第一端、連接到地的第二端、以及與CMOS傳輸門C1的輸出連接的柵極。第二NMOS電晶體NM52具有連接到節點A的第一端、連接到地的第二端、以及與第一電熔絲控制信號「efc1」連接的柵極。第三NMOS電晶體NM53具有連接到節點A的第一端、連接到地的第二端、以及連接到節點B的柵極。第四NMOS電晶體NM54具有連接到節點B的第一端、連接到地的第二端、以及連接到節點A的柵極。第五NMOS電晶體NM55具有連接到節點B的第一端、連接到地的第二端、以及與第一電熔絲控制信號「efc1」連接的柵極。
第一反相器INV51接收並反相第一電熔絲控制信號「efc1」，以便輸出反相的第一電熔絲控制信號。第二反相器INV52接收並反相出現在節點B處的信號並且生成輸出信號。第三反相器INV53接收並反相第二反相器INV52的輸出信號，以便根據電熔絲電路是否對應於第一或第二本體電壓改變單元102或104而分別生成輸出信號Sel_sig1或Sel_sig2。
CMOS傳輸門C1接收第二電熔絲控制信號efc2，並且具有與第一NMOS電晶體NM51的柵極連接的輸出。在第一電熔絲控制信號efc1具有邏輯電平「高」的情況下，CMOS傳輸門C1接通，因此具有邏輯電平「高」的第一電熔絲控制信號efc1被施加到CMOS傳輸門的第一控制端，並且反相的具有邏輯電平「低」的第一電熔絲控制信號被施加到CMOS傳輸門C1的第二控制端。在圖6中，CMOS傳輸門C1的第一和第二控制端被分別示出在CMOS傳輸門C1的上部和下部。
在CMOS傳輸門C1被接通並且第二電熔絲控制信號efc2具有邏輯電平「低」的情況下，第一NMOS電晶體NM51被截止，並且因此熔絲F1被切斷。另外，具有邏輯電平「高」的第一電熔絲控制信號efc1導通NMOS電晶體NM52和NM55。結果，出現在節點A處的電壓(「A」電壓)比出現在節點B處的電壓(「B」電壓)略高一點。因此，輸出信號Sel_sig1或Sel_sig2假定邏輯電平「低」。
另一方面，在第一電熔絲控制信號efc1具有邏輯電平「高」和第二電熔絲控制信號efc2也具有邏輯電平「高」的情況下，第一NMOS電晶體NM51導通並且熔絲F1切斷。再次，第二和第五NMOS電晶體NM52和NM55被具有邏輯電平「高」的第一電熔絲控制信號efc1導通。然而，在這種情況下，「A」電壓小於「B」電壓，因此輸出信號Sel_sig1或Sel_sig2以邏輯電平「高」被輸出。
可以使用電熔絲電路的輸出信號Sel_sig1或Sel_sig2，從而在ESD電路100存在於半導體器件的唯一半導體晶片中的情況下，電源電壓VDD和地VSS被分別施加到第一ESD二極體D11和第二ESD二極體D12的本體，並且在ESD電路100存在於諸如存儲器模塊的半導體器件中的多個半導體晶片之一中的情況下，大於電源電壓VDD的電壓VPP和小於地電壓VSS的電壓VBB被分別施加到第一ESD二極體D11和第二ESD二極體D12的本體。
圖6的電熔絲電路的一個特性是一旦熔絲F1被燒斷，則與第一和第二ESD二極體D11和D12連接的本體電壓保持固定的VPP和VBB。然而，在圖7中所示的ESD電路的各個實施例中，可以使用選擇信號來控制各個本體電壓，從而它們不被固定在VPP或VBB。
圖7是根據本發明的另一實施例的半導體器件的ESD電路200的電路圖。參考圖7，ESD電路200被連接在輸入襯墊PAD與輸入緩衝器210之間。
輸入襯墊PAD被連接到外部引腳並且從外部源接收輸入信號。ESD電路200保護半導體器件的內部電路如輸入緩衝器210免受靜位覺影響。輸入緩衝器210被配置來緩衝由輸入襯墊PAD接收的輸入信號並且將所緩衝的輸入信號IN輸出到半導體器件內的一個或多個半導體晶片。例如，輸入緩衝器210可以將所緩衝的輸入信號IN輸出到存儲器模塊中的幾個半導體晶片。
ESD電路200保護半導體器件的內部電路免受靜位覺影響，並且包括第一和第二ESD二極體D21和D22以及第一和第二本體電壓改變單元202和204。
第一和第二ESD二極體D21和D22提供通路，當靜位覺通過輸入襯墊PAD被施加到節點N20時，通過該通路可以對靜位覺放電，該節點N20形成對輸入緩衝器210的輸入端。本體電壓改變單元202和204被配置來將各個電壓施加到第一和第二ESD二極體D21和D22，其中各個電壓具有與電源電壓VDD或地VSS不同的電壓電平。
在第一和第二ESD二極體D21和D22中，第一ESD二極體D21被連接在電源電壓VDD與節點N20之間。第一ESD二極體D21包括PMOS電晶體，其具有連接到節點N20的漏極以及都連接到電源電壓VDD的源極和柵極。第一ESD二極體D21提供當靜位覺未被施加到節點N20時被反偏壓的電通路，並且當靜位覺被施加到節點N20時通過該電通路來對靜位覺放電。
第一ESD二極體D21中的PMOS電晶體具有由第一本體電壓改變單元202控制的本體電壓。例如，在ESD電路200存在於半導體器件中的唯一半導體晶片中的情況下，第一本體電壓改變單元202可以將ESD二極體D21中的PMOS電晶體的本體電壓改變為大於電源電壓VDD的電壓VPP。在比較包括多個半導體晶片的諸如存儲器模塊的半導體器件以及僅包括單個半導體晶片的半導體器件中的靜位覺的影響中，靜位覺的靜電影響在單個半導體晶片中往往更顯著。因此，ESD電路往往在保護單個半導體晶片時發揮更重要的作用。
在ESD二極體D21中的PMOS電晶體的本體電壓被改變為大於電源電壓VDD的電壓VPP的情況下，用於存儲器模塊中的多個半導體晶片的輸入電容被減少。換句話說，ESD二極體D21中的PMOS電晶體的本體電壓的增加往往增加寄生二極體的反偏壓，從而減少輸入電容，如等式(1)和圖4所示。
在ESD電路200用於包含多個半導體晶片的半導體器件中的情況下，大於電源電壓VDD的電壓VPP可以通過常規的增壓生成器(VPP生成器)來生成，並且第一本體電壓改變單元202可被配置成輸出電壓VPP。
第一本體電壓改變單元202接收第一選擇信號Sel_sig1，並且在輸入緩衝器210被連接到存儲器模塊中的多個晶片的情況下，執行控制使得第一ESD二極體D21的本體電壓變得大於電源電壓VDD。也就是，第一選擇信號Sel_sig1被施加到第一本體電壓改變單元202，並且因此第一本體電壓改變單元202將電源電壓VDD供應給第一ESD二極體D21的本體(SW1)，或者供應大於電源電壓VDD的電壓VPP(SW2)。
第二ESD二極體D22被連接在地VSS與節點N20之間。第二ESD二極體D22典型地包括NMOS電晶體，其具有連接到節點N20的漏極以及都連接到地VSS的源極和柵極。因此，第二ESD二極體D22提供當靜位覺未被施加到節點N20時被反偏壓的電通路，並且當靜位覺被施加到節點N20時通過該電通路來對靜位覺放電。
第二ESD二極體D22中的NMOS電晶體的本體電壓由第二本體電壓改變單元204控制。在ESD電路200存在於半導體器件的多個半導體晶片之一中的情況下，第二本體電壓改變單元204將第二ESD二極體D22中的NMOS電晶體的本體電壓改變為小於地電壓VSS的電壓VBB。在ESD二極體D22中的NMOS電晶體的本體電壓被改變為小於地電壓VSS的電壓VBB的情況下，半導體器件中的半導體晶片的輸入電容往往減小。第二ESD二極體D12中的NMOS電晶體的本體電壓的減小增加了第二ESD二極體D12的反偏壓，因此減小了輸入電容，如等式(1)和圖4所示。
類似地，在ESD電路200被包含在諸如存儲器模塊的半導體器件中的多個半導體晶片之一中的情況下，小於地VSS的電壓VBB可以通過常規的升壓生成器(VBB生成器)來生成，並且第二本體電壓改變單元204可被配置成輸出電壓VBB。
在輸入緩衝器210被用來驅動存儲器模塊中的每個晶片的情況下，第二本體電壓改變單元204接收第二選擇信號Sel_sig2，並且執行控制操作使得第二ESD二極體D22的本體電壓變得小於地VSS。也就是，第二選擇信號Sel_sig2被施加到第二本體電壓改變單元204，並且第二本體電壓改變單元204將地電壓VSS供應給第二ESD二極體D22的本體(SW3)，或者供應小於地電壓VSS的電壓VBB(SW4)。
圖8是圖解說明圖7中所示的第一本體電壓改變單元202的示例的電路圖。參考圖8，第一本體電壓改變單元202包括NMOS電晶體NM31和PMOS電晶體PM31。
NMOS電晶體NM31和PMOS電晶體PM31被第一選擇信號Sel_sig1激勵，使得在EDC電路200通過輸入緩衝器210連接到存儲器模塊中的多個半導體晶片的情況下NMOS電晶體NM31導通以及PMOS電晶體PM31截止，並且在EDC電路200通過輸入緩衝器210連接到單個半導體晶片的情況下NMOS電晶體NM31截止以及PMOS電晶體PM31導通。因此，在EDC電路200被包含在半導體器件的多個半導體晶片之一中的情況下，第一本體電壓改變單元202提供電壓VPP作為其輸出電壓，並且在EDC電路200被包含在半導體器件的唯一半導體晶片中的情況下，第一本體電壓改變單元202提供電源電壓VDD作為其輸出電壓。因此，EDC二極體D21中的PMOS電晶體的本體電壓可以根據第一選擇信號Sel_sig1而改變。
圖9是圖解說明圖7中所示的第二本體電壓改變單元204的示例的電路圖。參考圖9，第二本體電壓改變單元204包括NMOS電晶體NM41和PMOS電晶體PM41。
NMOS電晶體NM41和PMOS電晶體PM41被第二選擇信號Sel_sig2激勵，使得在EDC電路200通過輸入緩衝器210連接到存儲器模塊中的多個半導體晶片的情況下NMOS電晶體NM41導通以及PMOS電晶體PM41截止，並且在EDC電路200通過輸入緩衝器210連接到單個半導體晶片的情況下NMOS電晶體NM41截止以及PMOS電晶體PM41導通。因此，在EDC電路200被包含在半導體器件的多個半導體晶片之一中的情況下，第二本體電壓改變單元204提供電壓VPP作為其輸出電壓，並且在EDC電路200被包含在半導體器件的唯一半導體晶片中的情況下，第二本體電壓改變單元204提供電源電壓VDD作為其輸出電壓。因此，EDC二極體D22中的NMOS電晶體的本體電壓可以根據第二選擇信號Sel_sig2而改變。
圖8和9中所示的第一和第二本體電壓改變單元202和204是示教示例，並且能夠以各種方式修改或者被替換為不同類型的電壓改變單元。
圖10是示意性圖解說明圖7的第二ESD二極體D22的垂直結構的截面圖，其中圖7的電路被包含在存儲器模塊中包含的多個半導體晶片之一中。
參考圖10，第二ESD二極體22包括NMOS電晶體，該NMOS電晶體包括柵極44、源極46和漏極47。柵極44和源極46都連接到地VSS，以及漏極47連接到漏電壓Vdrain。另外，該NMOS電晶體包括與電壓VBB連接的p-型本體42。源極46和漏極47中的每一個由包括摻雜了高濃度的n-型雜質的區域的阱(well)形成。區域48在本體42中也通過將高濃度p-型雜質摻雜到本體42而形成。結二極體JD5位於NMOS電晶體的本體42與源極46之間，並且結二極體JD6位於NMOS電晶體的本體42與漏極47之間。儘管氧化柵極被典型地包含在NMOS電晶體中，但是為了簡化附圖而沒有清晰地示出氧化柵極。
小於地電壓VSS的電壓VBB被施加到區域48中的本體42。地電壓VSS被施加到源極46和柵極44，並且漏電壓Vdrain被施加到漏極47。漏電壓Vdrain是出現在圖7中所示的節點N20處的電壓。
如上所述，在第二ESD電壓D22的本體42中的反偏壓增加的情況下，靜電放電電路200的電容根據數學等式(1)而減小。
圖11是示意性圖解說明圖7所示的第一ESD二極體D21的垂直結構的截面圖，其中圖7的電路被包含在諸如存儲器模塊的半導體器件中包含的多個半導體晶片之一中。
參考圖11，第一ESD二極體21包括PMOS電晶體，該PMOS電晶體包括柵極54、源極56和漏極57。柵極54和源極56都連接到電源電壓VDD，以及漏極57連接到漏電壓Vdrain。另外，該PMOS電晶體包括與大於電源電壓VDD的電壓VPP連接的n-型本體52。源極56和漏極57中的每一個由包括摻雜了高濃度的p-型雜質的區域的阱形成。區域58在本體52中也通過將高濃度p-型雜質摻雜到本體52而形成。結二極體JD7位於PMOS電晶體的本體52與源極56之間，並且結二極體JD8位於PMOS電晶體的本體52與漏極57之間。儘管氧化柵極被典型地包含在PMOS電晶體中，但是為了簡化附圖而沒有清晰地示出氧化柵極。
大於電源電壓VDD的電壓VPP被施加到區域58中的本體52。電源電壓VDD被施加到柵極54和源極56，並且漏電壓Vdrain被施加到漏極57。漏電壓Vdrain是出現在圖7中所示的節點N20處的電壓。
在第一ESD電壓D21的本體52中的反偏壓增加的情況下，靜電放電電路的電容如數學等式(1)所示地減小。在半導體晶片的輸入電容被減小的情況下，可以避免由於設置邊際等的缺乏而引起的操作中的某些缺陷或者性能降低問題。
圖12和13是圖解說明根據本發明實施例的半導體器件的增加的設置邊際相對於傳統半導體器件的設置邊際的圖表。具體地，圖12圖解說明了傳統半導體器件的設置邊際，而圖13圖解說明了根據本發明實施例的半導體器件的相應設置邊際。
圖12圖解說明了包括四個半導體晶片的常規存儲器模塊(即，常規4-堆棧DRAM封裝)中的命令地址的淨延遲。圖13解說明了根據本發明實施例的包括四個半導體晶片的存儲器模塊(即，4-堆棧DRAM封裝)中的命令地址的淨延遲。所述淨延遲表示從存儲器模塊中的參考晶片到測試晶片的延遲。
基於圖12的數據，常規半導體器件具有如等式(1)所計算的大約0.8pF的輸入電容，並且基於圖13的數據，根據本發明實施例的半導體器件具有如等式(1)所計算的大約0.5pF的輸入電容。
換句話說，根據等式(1)，在反偏壓增加6V的情況下，結電容被減少大約0.3pF。在對於圖12和13之間的關係的另一種描述中，在反偏壓半導體晶片的靜電放電電路中反偏壓基於圖12的圖表而增加6V的情況下，可以提供如圖13的圖表的結果。如這些圖標所示，半導體器件的淨延遲和設置邊際是關聯的。例如，圖12所示的淨延遲是1985.64ps，以及圖13中所示的淨延遲是1805.23ps。隨著反偏壓增加，淨延遲被減小，以及設置邊際增加。相應地，通過採用所選的本發明的實施例可以避免由於存儲器模塊操作中設置邊際的缺乏引起的操作中的缺陷或者性能下降。
本發明的所選實施例提供了通過存儲器模塊的驅動器的單個輸出引腳來驅動多個半導體晶片的優勢。所述驅動器例如可以包括UDIMM或SODIMM中的主板、RDIMM中的寄存器、或者FBDIMM中的AMB的控制晶片。
根據本發明的所選實施例的減小半導體晶片的輸入電容的方法包括執行控制操作，使得當該半導體晶片是半導體器件中的唯一半導體晶片時組成靜電放電電路內的二極體的PMOS電晶體的本體電壓變成靜電放電電路的電源電壓，並且組成靜電放電電路內的二極體的NMOS電晶體的本體電壓變成地電壓。所述方法進一步包括執行控制操作，使得當該半導體晶片是諸如存儲器模塊的半導體器件中的多個半導體晶片之一時PMOS電晶體的本體電壓變成大於電源電壓，並且NMOS電晶體的本體電壓變成小於地電壓。
用於減小輸入電容的方法可以進一步包括執行控制操作，使得在半導體晶片從包括多個晶片的器件切換為包括單個晶片的器件的情況下，將PMOS電晶體的本體電壓從大於電源電壓的電壓變回到電源電壓，並且將NMOS電晶體的本體電壓從小於地電壓的電壓變回到地電壓。
如上所述，ESD電路和相關的方法可被用來減小半導體晶片的輸入電容。相應地，可以保護半導體晶片的內部電路免受靜位覺的影響，同時對於該半導體晶片保持相對低的輸入電容。
另外，隨著每存儲器模塊的驅動器的一個輸出引腳可用的半導體晶片的數量的增加，可以解決存儲器模塊的操作中由於設置邊際的缺乏等引起的操作缺陷或性能下降。
上述示例性實施例是示教示例。本領域的普通技術人員將會理解，在不背離由所附權利要求定義的本發明的範疇下，可以在形式和細節上對示例性實施例進行各種改變。
權利要求
1.一種用於半導體晶片的多模靜電放電(ESD)電路，所述半導體晶片包括輸入緩衝器，所述電路包括一個或多個與所述輸入緩衝器的輸入端連接的ESD二極體，其被適配成對被施加到所述輸入緩衝器的輸入端的靜位覺進行放電；和一個或多個本體電壓改變單元，其被適配成將一個或多個各自本體電壓施加到所述一個或多個ESD二極體；其中，在所述ESD電路處於第一模式的情況下，所述一個或多個各自本體電壓中的每一個具有大於所述ESD電路的電源電壓或者小於所述ESD電路的地電壓的電壓電平，並且在所述ESD電路處於第二模式的情況下，所述一個或多個本體電壓改變單元被進一步適配成將所述一個或多個各自本體電壓施加到所述一個或多個ESD二極體，所述各自本體電壓具有等於所述ESD電路的電源電壓或者所述ESD電路的地電壓的各自電壓電平。
2.如權利要求1所述的電路，其中，所述一個或多個ESD二極體包括第一ESD二極體，其被連接在電源端與所述輸入緩衝器的輸入端之間並且當所述靜位覺未被施加到所述輸入端時被反偏壓；和第二ESD二極體，其被連接在所述輸入緩衝器的輸入端與地端之間並且當所述靜位覺未被施加到所述輸入端時被反偏壓。
3.如權利要求2所述的電路，其中，所述第一靜電放電二極體包括正金屬氧化物半導體(PMOS)電晶體，其具有一本體、與所述輸入緩衝器的輸入端連接的漏極、以及都連接到所述電源端的源極和柵極。
4.如權利要求3所述的電路，其中，所述一個或多個本體電壓改變單元包括第一本體電壓改變單元，其被適配成在所述ESD電路處於所述第一模式的情況下向所述PMOS電晶體的本體供應具有大於所述ESD電路的電源電壓的電平的本體電壓。
5.如權利要求2所述的電路，其中，所述第二ESD二極體包括負金屬氧化物半導體(NMOS)電晶體，其具有一本體、與所述輸入緩衝器的輸入端連接的漏極、以及都連接到所述地端的源極和柵極。
6.如權利要求5所述的電路，其中，所述一個或多個本體電壓改變單元包括第一本體電壓改變單元，其被適配成在所述ESD電路處於所述第一模式的情況下向所述NMOS電晶體的本體供應具有小於所述ESD電路的地電壓的電平的本體電壓。
7.如權利要求1所述的電路，其中，在所述半導體晶片是存儲器模塊中的多個半導體晶片之一的情況下採用所述第一模式，而在所述半導體晶片不是存儲器模塊中的多個半導體晶片之一的情況下採用所述第二模式。
8.一種用於半導體晶片的多模靜電放電(ESD)電路，所述半導體晶片包括輸入緩衝器，所述電路包括一個或多個ESD二極體，其與用作所述半導體晶片的外部信號的輸入端的輸入襯墊連接，並且其進一步連接到所述輸入緩衝器的輸入端，並且被適配成對被施加到所述輸入襯墊的靜位覺進行放電；和一個或多個本體電壓改變單元，其被適配成將一個或多個各自本體電壓施加到所述一個或多個ESD二極體；其中，在所述ESD電路處於第一模式的情況下，所述一個或多個各自本體電壓中的每一個具有大於所述ESD電路的電源電壓或者小於所述ESD電路的地電壓的電壓電平，並且在所述ESD電路處於第二模式的情況下，所述一個或多個本體電壓改變單元被進一步適配成將所述一個或多個各自本體電壓施加到所述一個或多個ESD二極體，所述各自本體電壓具有等於所述ESD電路的電源電壓或者所述ESD電路的地電壓的各自電壓電平。
9.如權利要求8所述的電路，其中，所述一個或多個ESD二極體包括第一ESD二極體，其被連接在電源端與所述輸入緩衝器的輸入端之間並且當所述靜位覺未被施加到所述輸入襯墊時被反偏壓；和第二ESD二極體，其被連接在所述輸入緩衝器的輸入端與地端之間並且當所述靜位覺未被施加到所述輸入襯墊時被反偏壓。
10.如權利要求9所述的電路，其中，所述第一ESD二極體包括正金屬氧化物半導體(PMOS)電晶體，其具有一本體、與所述輸入緩衝器的輸入端連接的漏極、以及都連接到所述電源端的源極和柵極。
11.如權利要求10所述的電路，其中，所述一個或多個本體電壓改變單元包括第一本體電壓改變單元，其被適配成在所述ESD電路處於所述第一模式的情況下向所述PMOS電晶體的本體供應具有大於所述ESD電路的電源電壓的電平的本體電壓。
12.如權利要求9所述的電路，其中，所述第二ESD二極體包括負金屬氧化物半導體(NMOS)電晶體，其具有一本體、與所述輸入緩衝器的輸入端連接的漏極、以及都連接到所述地端的源極和柵極。
13.如權利要求12所述的電路，其中，所述一個或多個本體電壓改變單元包括第一本體電壓改變單元，其被適配成在所述ESD電路處於所述第一模式的情況下向所述NMOS電晶體的本體供應具有小於所述ESD電路的地電壓的電平的本體電壓。
14.如權利要求8所述的電路，其中，在所述半導體晶片是存儲器模塊中的多個半導體晶片之一的情況下採用所述第一模式，而在所述半導體晶片不是存儲器模塊中的多個半導體晶片之一的情況下採用所述第二模式。
15.一種用於半導體晶片的多模靜電放電(ESD)電路，所述半導體晶片包括輸入緩衝器，所述電路包括第一和第二ESD二極體，每一個連接到被提供為用於向所述半導體晶片供應外部信號的輸入端的輸入襯墊，並且其進一步連接到所述輸入緩衝器，並且提供各自第一和第二放電通路用以對被施加到所述輸入襯墊的靜位覺進行放電；第一本體電壓改變單元，其被適配成接收第一選擇信號，並且基於由所述ESD電路的模式確定的所述第一選擇信號的電壓電平而生成用於所述第一ESD二極體的本體電壓；第二本體電壓改變單元，其被適配成接收第二選擇信號，並且基於由所述ESD電路的模式確定的所述第二選擇信號的電壓電平而生成用於所述第二ESD二極體的本體電壓；其中，在所述ESD電路的模式是第一模式的情況下，所述第一本體改變單元生成用於所述第一ESD二極體的具有大於所述ESD電路的電源電壓的電壓電平的本體電壓，並且在所述ESD電路的模式是第二模式的情況下，所述第一本體電壓改變單元生成用於所述第一ESD二極體的具有基本等於所述ESD電路的電源電壓的電壓電平的本體電壓；和其中，在所述ESD電路的模式是第一模式的情況下，所述第二本體改變單元生成用於所述第二ESD二極體的具有小於所述ESD電路的地電壓的電壓電平的本體電壓，並且在所述ESD電路的模式是第二模式的情況下，所述第二本體電壓改變單元生成用於所述第二ESD二極體的具有基本等於所述ESD電路的地電壓的電壓電平的本體電壓。
16.如權利要求15所述的電路，其中，所述第一ESD二極體包括正金屬氧化物半導體(PMOS)電晶體，其具有一本體、與所述輸入緩衝器的輸入端連接的漏極、以及都連接到所述電源端的源極和柵極。
17.如權利要求15所述的電路，其中，所述第二ESD二極體包括負金屬氧化物半導體(NMOS)電晶體，其具有一本體、與所述輸入緩衝器的輸入端連接的漏極、以及都連接到所述地端的源極和柵極。
18.如權利要求16所述的電路，其中，所述第一本體電壓改變單元包括第二NMOS電晶體，其被適配成響應於其中所述ESD電路的模式是所述第一模式的所述第一選擇信號而導通，以便向所述第一PMOS電晶體的本體提供用於所述第一ESD二極體的具有大於所述ESD電路的電源電壓的電壓電平的本體電壓；和第二PMOS電晶體，其被適配成響應於其中所述ESD電路的模式是所述第二模式的所述第一選擇信號而導通，以便向所述第一PMOS電晶體的本體提供用於所述第一ESD二極體的具有基本等於所述ESD電路的電源電壓的電壓電平的本體電壓。
19.如權利要求17所述的電路，其中，所述第二本體電壓改變單元包括第三NMOS電晶體，其被適配成響應於其中所述ESD電路的模式是所述第一模式的所述第二選擇信號而導通，以便向所述第一NMOS電晶體的本體提供用於所述第二ESD二極體的具有小於所述ESD電路的地電壓的電壓電平的本體電壓；和第三PMOS電晶體，其被適配成響應於其中所述ESD電路的模式是所述第二模式的所述第二選擇信號而導通，以便向所述第一NMOS電晶體的本體提供用於所述第二ESD二極體的具有基本等於所述ESD電路的地電壓的電壓電平的本體電壓。
20.如權利要求15所述的電路，其中，在所述半導體晶片是存儲器模塊中的多個半導體晶片之一的情況下採用所述第一模式，而在所述半導體晶片不是存儲器模塊中的多個半導體晶片之一的情況下採用所述第二模式。
21.一種用於減小半導體晶片的輸入電容的方法，所述半導體晶片具有多模靜電放電(ESD)電路，所述多模靜電放電電路包括第一和第二ESD二極體並且被適配來保護所述半導體晶片的內部電路免受靜位覺影響，所述方法包括在所述ESD電路的第一模式中，對於所述第一ESD二極體中包括的正金屬氧化物半導體(PMOS)電晶體生成具有基本等於所述ESD電路的電源電壓的電壓電平的本體電壓，以及對於所述第一ESD二極體中包括的負金屬氧化物半導體(NMOS)電晶體生成具有基本等於所述ESD電路的地電壓的電壓電平的本體電壓；和在所述ESD電路的第二模式中，對於所述第二ESD二極體中包括的PMOS電晶體生成具有大於所述ESD電路的電源電壓的電壓電平的本體電壓，以及對於所述第二ESD二極體中包括的NMOS電晶體生成具有小於所述ESD電路的地電壓的電壓電平的本體電壓。
全文摘要
一種用於半導體晶片的多模靜電放電(ESD)電路包括第一和第二ESD二極體。在第一模式中，大於所述半導體晶片的電源電壓的本體電壓被施加到所述第一ESD二極體，並且小於所述半導體晶片的地電壓的本體電壓被施加到所述第二ESD二極體。在第二模式中，基本等於所述半導體晶片的電源電壓的本體電壓被施加到第一ESD二極體的本體，並且基本等於所述半導體晶片的地電壓的本體電壓被施加到第二ESD二極體。
文檔編號H01L23/60GK101079418SQ20071008588
公開日2007年11月28日 申請日期2007年3月8日 優先權日2006年5月22日
發明者成明熙, 安泳萬 申請人:三星電子株式會社