控制應變半導體層中位錯行為的結構和方法
2023-08-01 06:38:01 2
專利名稱：控制應變半導體層中位錯行為的結構和方法
技術領域：
本發明涉及用於形成集成電路晶片的應變半導體層，更具體而言，涉及控制應變半導體層中的位錯行為。
背景技術：
在處於張應變下的Si層上形成金屬氧化物半導體場效應電晶體(MOSFET)，允許高性能/低功耗CMOS集成電路得以繼續發展。在應變Si中與在沒有應變的Si中相比增加的載流子遷移率，允許增加開態電晶體電流而不需減小器件的物理尺寸；其中減小器件的物理尺寸已經逐漸變得越來越困難。對於應變Si的應用來說，用於在電晶體溝道區域產生應變的兩個主要方法為1)在弛豫SiGe合金層上生長薄Si層(全局應變)以及2)採用集成電路(IC)工藝級技術例如用壓應變SiGe回填處於溝道任意一側的源極和漏極(S/D)區域，或者在電晶體上或附近澱積應變介質層(例如氮化矽)以將晶格應變施加到溝道，在溝道區域提供應變(局部應變)。局部應變技術的主要問題在於當器件間距(器件之間的間隔)減少時，所述方法的範圍與可集成性將成為挑戰；因為所剩下供使用的S/D區域會非常少。全局應變Si的主要挑戰是與晶體缺陷有關的器件失效。低缺陷組分緩變SiGe層以及低缺陷絕緣體上矽鍺(SGOI)被證明具有105位錯/cm2，然而，在SiGe合金上生長應變Si層之後，位錯會滑移到應變Si層中並且會沿著Si/SiGe界面留下失配位錯段。因為應變Si層的典型厚度小於200A，所以這些界面位錯段能夠貫穿源極和漏極的摻雜區域，從而在源極與漏極之間提供了一個電流洩漏通道。如果Si層很薄(＜～50A)，便可以抑制界面位錯段的形成。如此甚薄層在常規CMOS製造中是不能得到的。然而，由於SiGe中的砷或磷的增強摻雜劑擴散，在經過離子注入以及S/D激活退火之後，不能很好地控制S/D形成。所需要的是一種減少產生於器件製造過程中的任何非故意界面位錯段的影響的途徑，同時保持SiGe層在S/D區域下更低的位置從而限制增強的摻雜劑擴散。
發明內容
描述了一種用於控制位錯行為的結構和方法，包括弛豫單晶半導體材料的襯底；應變外延半導體層，在所述襯底上形成，具有組分隨高度變化的第一合金區域，以在其中提供達到預定高度的應變梯度，所述應變外延半導體層具有位於所述預定高度之上的恆定組分的應變下的第二區域；以及半導體器件，在所述第一區域上的所述第二區域中形成。
這裡描述的發明涉及一種在SiGe緩衝層上生長的特殊的應變緩變最頂層，其提供1)用於電晶體溝道區域的Si表面，以及2)應變隨深度變化的分布，所述分布使得產生界面位錯段的區域位於表面下的S/D區域下足夠遠，從而減少FET中S/D區域短路的可能性。形成應變緩變覆層的一個附加利益是使得鍺濃度是深度的光滑函數，其可以限制鍺擴散進入Si溝道區域並且也可以減少摻雜劑擴散。
本發明的另一個實施例旨在應變半導體層的上表面的有意的微粗糙化。本實施例提供了一種通過形成位錯滑移的壁壘來釘扎位錯運動的方法。有意的微粗糙化可以在露出表面上或表面的預定不重要區域中的任何區域進行，從而擔當局部位錯陷阱。粗糙表面的有益效果為，它可以用於增加具有給定Ge濃度或梯度的應變層的臨界厚度。
應變緩變最頂層可以被構圖並且可以是Ge或III-V元素例如GaAs以及InP的半導體材料。緩衝層和最頂層可以具有選定的晶向例如100和110。襯底可以是體半導體，絕緣體上矽(SOI)或絕緣體上矽鍺(SGSOI)中的一種。除了FET或MOSFET器件之外，本發明還可用於控制雙極電晶體，光探測器和發光二極體(LED)中的位錯。
本發明的這些以及其它特徵，目標及有益效果在考慮下面關於本發明的詳盡描述並結合附圖後將變得顯而易見，附圖中圖1示出了現有技術中具有應變溝道的CMOS器件的截面圖。
圖2示出了現有技術中具有應變溝道的CMOS器件的截面圖。
圖3示出了具有位於Si溝道下的緩變SiGe應變區域的CMOS器件的截面圖。
圖4示出了具有位於Si溝道下的緩變SiGe應變區域的CMOS器件的截面圖，緩變SiGe應變區域具有粗糙化的上表面和/或位於Si上表面上的介質或矽化物層。
圖5示出了具有位於Si溝道下的緩變SiGe應變區域的CMOS器件的截面圖，緩變SiGe應變區域具有粗糙化的上表面和/或位於SGOI上的Si上表面上的介質或矽化物層。
具體實施例方式
圖1示出了在應變半導體層12上形成的MOSFET 10的截面圖，應變半導體層是Si或含有Si。應變層12在SiGe層16上形成，SiGe層16又在襯底20上形成。應變層12可以通過在SiGe層16上外延澱積來形成。SiGe層16可以通過在可以是單晶的襯底20上的外延澱積來形成。層16中鍺的量隨層的厚度增加，並且然後弛豫以形成比層12的未來下表面的晶格間隔大的晶格間隔，從而導致層12中的全局雙向應變。因此，層16可以是緩變SiGe，直至層16的上表面17。層12可以是恆定Si或SiGe組分。
可選地，替代SiGe緩變層16，層16可以是如圖2所示的絕緣體上矽鍺(SGOI)。
在圖1-5中，MOSFET 10具有源極22，漏極23和柵極24。還具有側壁隔離物26和27。例如，通過離子注入形成源極22和漏極23。源極22和漏極23的深度由離子注入的深度及隨後的激活退火確定。對於n型MOSFET，摻雜雜質可以是在SiGe中迅速擴散的砷或磷。SiGe中的鍺越多，擴散就越多。因此，在源極或漏極區域，Si是優選的。
圖1示出了層16中的典型位錯30，它向上傳播至源極22，並且當其穿過層16與層12之間的界面33時，會沿著界面33橫向滑移如位錯段31所示。位錯30從界面33向上傳播並穿過漏極23到達層12的上表面35。由於在界面33處的突變應變導致了位錯段31的形成。如圖1所示，位錯提供了短路源極22與漏極23的電流通道。在生長層12的初始階段，位錯30沿著一般垂直於層12的上表面35的路徑傳播。在生長層12的過程中或者在隨後處理的過程中，位錯30沿著界面33滑移從而形成段31。
層12通常是薄的以保持其不發生弛豫。
在圖1中，界面失配位錯30的存在能使MOSFET 10的源極22與漏極23發生短路。
圖2示出了與圖1相同的結構，除了層16』是位於絕緣體38上的恆定組分的弛豫SiGe層，絕緣體38又位於襯底20即SGOI上。
圖3是本發明的一個優選實施例的截面圖。在圖3中，層12』中的應變被調整為從在界面33處的零或者接近零變化至在上表面40處的純Si中的給定應變。應變通過以分數x合金化Si與Ge來控制。例如，x為0.2的SiGe層，完全弛豫層的面內晶格參數比Si的面內晶格參數大約百分之0.75。如果Si直接生長在界面33上，它將具有百分之0.75的張應變。然而，如果層12』的初始濃度具有0.2的x並且x隨其高度線性減小，當到達上表面40時x的值減小到0，那麼位於界面33附近的層12』的下部分的應變接近零，而在上表面40附近的應變是百分之0.75的張應變。層12』中的這個應變梯度與圖1所示的界面33處的突變應變分布相比改變了在層12』中位錯向上傳播或滑移的曲率。通過使位錯的一側低於其另一側地傾斜或彎曲地通過層12』，可使位錯不易於同時通過MOSFET 10的源極和漏極。
緩變鍺層12』的總應變能是應變的平方乘以厚度的積。在緩變層中，應變不是固定的，所以總的應變能是給定點應變的平方對層的厚度求積的積分。
因為層12』中的組分是緩變的，為了相同的總應變能，層12』能夠較厚一些。通過使層12』較厚一些，源極和漏極的摻雜劑將進一步遠離界面33以及層16中的SiGe。在優選的實施例中，總應變能使層12』對位錯產生是熱力學穩定的。通過設計層12』中鍺的分布(即應變分布)，可以通過這種方式控制位錯31』的形狀從而減少由於位錯運動的S/D短路的可能性。
採用組分反向緩變層12』的另一個有益效果是鍺的向上擴散以及砷和/或磷的向下擴散都被顯著減少了。注意，鍺的向上擴散通量直接與濃度梯度成正比。層12』比層12厚，並且層12』具有鍺梯度，因此減少了向上擴散通量。
層12』具有用於器件結構的純Si或基本是純Si的頂部厚度。對於MOSFET，優選使溝道包含純Si以避免鍺原子對載流子的散射。
層12」可以較厚一些，並能通過粗糙化層12」的上表面至足夠釘扎表面的位錯來維持對位錯形成的熱力學穩定性。參考圖4，層12」的上表面50是粗糙的。粗糙度的量，例如均方根，應在2nm至20nm的範圍。粗糙度可以形成在預選的區域上，例如源極22與漏極23上以及源極22與漏極23外部的MOSFET 10的周邊上，用作位錯段31」頂部的位錯陷阱。
上表面50的粗糙化可以通過本領域眾所周知的幹蝕刻例如RIE，溼蝕刻例如KOH蝕刻，外延生長/蝕刻或者陽極化技術來完成。
替代粗糙化上表面50或者與粗糙的上表面50相結合，位於上表面50的位錯也可以通過介質層54例如壓應變的氮化矽層或者矽化物層釘扎。通過釘扎位於上表面50的位錯，層12」的厚度可以基本上增加例如兩倍於圖3中層12』的厚度以及四倍於圖1中層12的厚度。在上表面50上的介質層也可以被構圖。
圖5示出了本發明的一個與圖4相似的實施例，除了SiGe層16』是位於絕緣體38上的恆定組分的弛豫SiGe層，絕緣體38又位於如圖2所示的襯底20上，以提供SGOI結構。
在圖1-5中，使用類似的參考用於對應於圖1-5的裝置的功能。
雖然本發明已經描述並闡明了用於控制應變半導體層中位錯行為的結構，但對本領域的技術人員來說只要不脫離本發明的寬廣範圍，可以進行修改和變化，本發明的範圍僅由所附權利要求的範圍限制。
權利要求
1.一種控制位錯行為的結構，包括弛豫單晶半導體材料的襯底；應變外延半導體層，在所述襯底上形成，具有組分隨高度變化的第一合金區域，以在其中提供達到預定高度的應變梯度，所述應變外延半導體層具有位於所述預定高度之上的恆定組分的應變下的第二區域；以及半導體器件，在所述第一區域上的所述第二區域中形成。
2.根據權利要求1的結構，其中所述半導體器件是MOSFET。
3.根據權利要求1的結構，其中所述合金是SiGe。
4.根據權利要求1的結構，其中所述弛豫單晶半導體材料是具有第一晶格間隔的上表面的SiGe。
5.根據權利要求1的結構，其中所述合金組分改變以在所述應變外延半導體層的所述第一區域中隨高度增加應變。
6.根據權利要求1的結構，其中恆定組分的所述第二區域是Si。
7.根據權利要求1的結構，其中在所述應變外延半導體層的下表面處的應變是零。
8.根據權利要求1的結構，其中所述襯底是應變的絕緣體上矽鍺(SGOI)。
9.根據權利要求1的結構，其中所述應變外延半導體層的所述上表面是粗糙的，具有2nm至20nm範圍內的均方根值。
10.根據權利要求1的結構，還包括位於所述應變外延半導體層的所述上表面上的介質層和矽化物層中的一種，由此釘扎位錯的上端。
11.根據權利要求1的結構，其中所述襯底包括Si基底和鍺濃度從下表面至上表面緩變增加的SiGe層，其中所述SiGe層是弛豫的。
12.一種用於控制位錯行為的方法，包括以下步驟提供弛豫單晶半導體材料的襯底；在所述襯底上形成應變外延半導體層，所述應變外延半導體層具有組分隨高度變化的第一合金區域，以在其中提供達到預定高度的應變梯度，所述應變外延半導體層具有位於所述預定高度之上的恆定組分的應變下的第二區域；以及在所述第一區域上的所述第二區域中形成半導體器件。
13.根據權利要求12的方法，其中所述形成半導體器件的步驟包括形成MOSFET。
14.根據權利要求12的方法，其中所述形成應變外延半導體層的步驟包括形成SiGe合金。
15.根據權利要求12的方法，其中提供弛豫單晶半導體材料的襯底的步驟包括選擇SiGe合金。
16.根據權利要求12的方法，還包括通過幹蝕刻，溼蝕刻，外延生長/蝕刻，陽極化中的一種粗糙化所述應變外延半導體層的所述上表面。
17.根據權利要求16的方法，其中繼續所述粗糙化以提供均方根值在2nm-20nm範圍內的表面粗糙度。
18.根據權利要求12的方法，還包括在所述應變外延半導體層的所述上表面上形成介質層和矽化物層中的一種，由此釘扎位錯的上端。
19.根據權利要求18的方法，其中所述介質層和所述矽化物層中的一種被構圖。
20.根據權利要求12的方法，其中所述應變外延半導體層包含Ge和III-V族化合物中的一種。
全文摘要
描述了一種用於控制應變半導體層中位錯行為的結構和方法，引入緩變合金區域以提供應變梯度，從而改變位錯在接近MOSFET的源極和漏極的半導體層中向上傳播或滑移的斜率或曲率。應變半導體層的上表面可以是粗糙的和/或包含構圖的介質層或矽化物，從而在選定的表面區域內捕獲位錯的上端。本發明解決了位錯段同時經過MOSFET的源極和漏極時產生洩漏電流或兩者間短路的問題。
文檔編號H01L21/336GK101038933SQ20071008600
公開日2007年9月19日 申請日期2007年3月7日 優先權日2006年3月15日
發明者S·W·比德爾, D·K·薩達那, A·雷茨尼採克, J·P·德索薩, K·W·施瓦茨 申請人:國際商業機器公司