用於具有槽屏蔽電極的半導體器件的接觸結構和方法

2023-07-24 21:18:46

專利名稱：用於具有槽屏蔽電極的半導體器件的接觸結構和方法
技術領域：
本文件通常涉及半導體器件，且尤其是涉及絕緣柵極結構(insulated gate structure)和形成方法。
背景技術：
金屬氧化物場效應電晶體(MOSFET)器件用在很多功率轉換應用例如dc-dc轉換
器中。在一般的MOSFET中，柵極電極給開啟和關閉控制提供適當的柵極電壓的施加。作為
例子，在n型增強模式MOSFET中，當傳導的n型反型層(S卩，溝道區)響應於正柵極電壓的
施加而在P型主體區中形成時，出現開啟，該正柵極電壓超過內在的閾值電壓。反型層將n
型源極區連接到n型漏極區，並允許在這些區之間的多數載流子傳導。 有一類MOSFET器件，其中柵極電極在從半導體材料例如矽的主表面向下延伸的
槽中形成。此類器件中的電流主要是垂直的，且作為結果，器件單元可能更被更緊密地包
裝。在所有其它都相等的情況下，這增加了載流容量，並減小了器件的導通電阻。 在某些應用中，高頻轉換特徵很重要，且某些設計技術用於減小電容效應，從而提
高了轉換性能。作為例子，以前已知將柵極電極之下的額外電極合併在槽MOSFET器件中，
並將此額外電極連接到源電極或另一偏壓源極。該額外電極常常稱為"屏蔽電極"，並尤其
起作用來減小柵極到漏極電容。屏蔽電極以前也在平面MOSFET器件中使用。 雖然屏蔽電極提高了器件性能，但仍然存在將其更有效地與其它器件結構集成的
挑戰。這些挑戰包括避免額外的掩蔽步驟，處理非平面狀況，以及避免晶粒面積的額外消
耗。這些挑戰尤其影響成本和可製造性。此外，存在提供具有屏蔽電極的器件的機會，屏蔽
電極具有最佳和更可靠的性能。 因此，需要結構和製造方法來將屏蔽電極結構與其它器件結構有效地集成，並提 供最佳和更可靠的性能。


圖1示出半導體結構的第一實施方式沿圖2的參考線I-I截取的部分橫截面圖； 圖2示出包括圖1的結構的半導體器件的第一實施方式的頂部平面圖； 圖3示出半導體器件的第二實施方式的頂部平面圖； 圖4示出圖2的半導體器件的一部分沿參考線IV-IV截取的部分橫截面圖； 圖5-16示出圖4的所述部分在不同製造階段的部分橫截面圖； 圖17示出根據第一實施方式的接觸結構的部分頂部平面圖； 圖18示出根據第二實施方式的接觸結構的部分頂部平面圖； 圖19示出根據第三實施方式的接觸結構的部分頂部平面圖； 圖20示出包括屏蔽結構的第一實施方式的圖2的半導體器件的部分頂部平面
圖； 圖21示出圖20的屏蔽結構沿參考線XXI-XXI截取的橫截面 圖22示出包括屏蔽結構的第二實施方式的圖2的半導體器件的部分頂部平面圖； 圖23示出包括屏蔽結構的第三實施方式的圖2的半導體器件的部分頂部平面圖； 圖24示出圖2的半導體器件的一部分的部分頂部平面圖；以及
圖25示出半導體器件的另一實施方式的橫截面圖。 為了說明的簡潔和清楚，附圖中的元件不一定按比例繪製，且不同圖中相同的參考數字通常表示相同的元件。此外，為了描述的簡單而省略了公知的步驟和元件的說明與細節。如這裡所使用的載流電極(current carrying electrode)表示器件的一個元件，該元件承載通過該器件如MOS電晶體的源極或漏極，或雙極電晶體的集電極或發射極，或二極體的陰極或陽極的電流；而控制電極表示器件的一個元件，該元件控制通過該器件如MOS電晶體的柵極或雙極電晶體的基極的電流。雖然這些器件在這裡被解釋為某個N溝道器件，但本領域中的普通技術人員應該認識到，依照本發明，P溝道器件或互補器件也是可能的。為了附圖的清楚，器件結構的摻雜區被示為一般具有直線邊緣和精確角度的角。但是，本領域的技術人員應理解，由於摻雜劑的擴散和活化，摻雜區的邊緣一般不是直線，並且角可能不是精確的角。 此外，本描述的結構可體現蜂窩基礎設計(cellular base design)(其中主體區是多個不同且分離的蜂窩或帶狀區)或單一基礎設計(single base design)(其中主體區是以延長的圖案形成的單一區，一般呈蛇形圖案或具有連接的附屬部分的中央部分)。然而，為了容易理解，本描述的一個實施方式在整個說明書中被描述為蜂窩基礎設計。應理解，意圖是本公開包括蜂窩基礎設計和單一基礎設計。
具體實施例方式
通常，本描述涉及在具有主表面的半導體材料區上形成的半導體器件。半導體器
件包括具有控制電極層和屏蔽電極層的槽結構。半導體器件進一步包括接觸結構，控制電
極層和屏蔽電極層在接觸結構中終止。在一個實施方式中，控制電極層和屏蔽電極層在主
表面下凹進。在一個實施方式中，在槽結溝內部產生與控制電極層和屏蔽電極層的接觸。在
另一實施方式中，屏蔽電極層在接觸結構中由相鄰於主表面的厚絕緣層包圍。 圖1示出具有屏蔽電極21的半導體器件或單元10的部分橫截面圖。該橫截面例
如沿著從圖2所示的器件20的有源區204起的參考線I-I截取。在該實施方式中，器件10
包括MOSFET結構，但應理解，該描述也適用於絕緣柵極雙極電晶體(IGBT) 、M0S閘控晶閘管等。 器件10包括半導體材料區、半導體材料或半導體區ll，其包括例如具有在從大約0. OOlohm-cm到大約0. 005ohm-cm的範圍內的電阻係數的n型矽襯底12。襯底12可摻雜有磷或砷。在所示實施方式中，襯底12為器件10提供漏極接觸或第一載流接觸。半導體層、漂移區或延伸的漏極區14在襯底12中或上形成或覆蓋在襯底12上。在一個實施方式中，使用傳統的外延生長技術形成半導體層14。可選地，使用傳統的摻雜和擴散技術形成半導體層14。在適合於50伏器件的實施方式中，半導體層14是具有大約1. 0x1016原子/cm3的摻雜劑濃度的n型，並具有從大約3微米到大約5微米的厚度。半導體層14的厚度和摻
5雜劑濃度根據器件10的期望漏極到源極擊穿電壓(BVDSS)率來增加或減小。應理解，其它材料可用於半導體材料11或其包括矽鍺、矽鍺碳、摻碳矽、碳化矽等的部分。此外，在可選實施方式中，襯底12的傳導類型轉換為與半導體層14的傳導類型相反，以形成例如IGBT實施方式。 器件10還包括從半導體材料11的主表面18延伸的主體、底部、PHV或摻雜區31。主體區31具有與半導體層14的傳導類型相反的傳導類型。在本例中，主體區31是p型傳導性。主體區31具有適合於形成反型層的摻雜劑濃度，反型層作為器件10的傳導溝道或溝道區45操作。主體區31從主表面18延伸到例如從大約0. 5微米到大約2. 0微米的深度。n型源極區、電流傳導區或載流區33在主體區31內或中形成或覆蓋在主體區31上，並從主表面18延伸到例如從大約0. 1微米到大約0. 5微米的深度。p型主體接觸或接觸區36可在主體區31中形成，並配置成向主體區31提供較低的接觸電阻。
器件10進一步包括槽控制、槽柵極或槽結構19，其在實質上垂直的方向上從主表面18延伸。可選地，槽控制結構19或其部分具有錐形形狀。槽結構19包括在半導體層14中形成的槽22。例如，槽22具有從大約1. 5微米到大約2. 5微米或更深的深度。在一個實施方式中，槽22 —直延伸而通過半導體層14進入襯底12中。在另一實施方式中，槽22在半導體層14內終止。 無源層、絕緣層、場絕緣層或區24在槽22的下部分上形成，並包括例如氧化物、氮化物、其組合等。在一個實施方式中，絕緣層24是氧化矽並具有從大約O. l微米到大約0.2微米的厚度。絕緣層24可以在厚度上是一致的或為可變的厚度。此外，層24的厚度可根據期望的漏極到源極擊穿電壓(BVDSS)變化。在槽22的實質上位於中央的下部分中形成覆蓋在絕緣層24上的屏蔽電極21。在一個實施方式中，屏蔽電極21包括可被摻雜的多晶半導體材料。在另一實施方式中，屏蔽電極21可包括其它傳導材料。在下面描述的接觸結構實施方式中，槽22在接觸結構區域中的部分具有也沿著上側壁部分的絕緣層24。
無源、電介質或絕緣層26沿著槽22的上側壁部分形成，並配置為柵極電介質區或層。作為例子，絕緣層26包括氧化物、氮化物、五氧化二鉭、二氧化鈦、鈦酸鍶鋇、其組合等。在一個實施方式中，絕緣層26是氧化矽，並具有從大約0. 01微米到大約0. 1微米的厚度。在一個實施方式中，絕緣層24比絕緣層26厚。形成覆蓋在屏蔽電極21上的無源、電介質或絕緣層27，且在一個實施方式中，絕緣層27具有在絕緣層24和絕緣層26的厚度之間的厚度。在一個實施方式中，絕緣層27具有大於絕緣層26的厚度的厚度，這提高了氧化物擊穿電壓性能。 槽結構19進一步包括控制電極或柵極電極28，其形成為覆蓋在絕緣層26和27上。在一個實施方式中，柵極電極28包括摻雜的多晶半導體材料，例如摻雜有n型摻雜劑的多晶矽。在一個實施方式中，槽結構19進一步包括鄰近柵極電極28或其上表面形成的金屬或矽化物層29。層29配置成減小柵極電阻。 層間電介質(ILD)、電介質、絕緣或無源層41形成為覆蓋在主表面18上並在槽結構19之上。在一個實施方式中，電介質層41包括氧化矽並具有從大約O. 4微米到大約1. 0微米的厚度。在一個實施方式中，電介質層41包括摻雜有磷或硼的沉積的氧化矽以及磷。在一個實施方式中，電介質層41被平面化，以提供更均勻的表面狀況，這提高了可製造性。
傳導區或插塞43通過在電介質層41和半導體層14的部分中的開口或通孔形成，以通過接觸區36提供與源極區33和主體區31的電接觸。在一個實施方式中，傳導區43是傳導插塞或插塞結構。在一個實施方式中，傳導區43包括傳導屏障結構或襯板加傳導填充材料。在一個實施方式中，屏障結構包括金屬/金屬氮化物配置，例如鈦/氮化鈦等。在另一實施方式中，屏障結構進一步包括金屬矽化物結構。在一個實施方式中，傳導填充材料包括鎢。在一個實施方式中，傳導區43被平面化，以提供更均勻的表面狀況。
傳導層44形成為覆蓋在主表面18上，且傳導層46形成為覆蓋在半導體材料11的與主表面18相對的表面上。傳導層44和46配置成提供器件10的各個器件部件和下一級組件之間的電連接。在一個實施方式中，傳導層44是鈦/氮化鈦/鋁銅等，並配置為源電極或端子。在一個實施方式中，傳導層46是可軟焊的金屬結構，例如鈦鎳銀、鉻鎳金等，並配置為漏電極或端子。在一個實施方式中，形成覆蓋在傳導層44上的另一無源層(未示出)。在一個實施方式中，屏蔽電極21(在另一平面內)連接到傳導層44，以便當器件10在使用中時屏蔽電極21配置為處於與源極區33相同的電勢。在另一實施方式中，屏蔽電極21配置成被獨立地偏壓。 在一個實施方式中，如下地進行器件10的操作。假定源電極(或輸入端子)44和屏蔽電極21在零伏的電勢Vs下操作，柵極電極28接收大於器件10的傳導閾值的2. 5伏的控制電壓Ve，而漏極電極(或輸出端子)46在5.0伏的漏極電勢V。下操作。Ve和、的值使主體區31顛倒相鄰的柵極電極28以形成溝道45，其將源極區33電連接到半導體層14。器件電流I。s從漏電極46流出並途經源極區33、溝道45和半導體層14，到達源電極44。在一個實施方式中，1。s大約為1.0安培。為了將器件10轉換成關閉狀態，小於器件10的傳導閾值的控制電壓Ve被施加到柵極電極28 (例如，Ve < 2. 5伏)。這移除了溝道45，且IDS不再流經器件10。 屏蔽電極21配置成控制主體區31和半導體層14之間的耗盡層的寬度，這增加了源極到漏極擊穿電壓。此外，屏蔽電極21幫助減小器件10的柵極到漏極電荷。另外，因為與其它結構相比，有柵極電極28與半導體層14的較少疊蓋，所以，器件10的柵極到漏極電容減小了。這些特徵增強了器件10的開關特性。 圖2示出包括圖1的器件10的半導體器件、晶粒或管芯20的頂部平面圖。為了透視，圖2通常在圖l所示的半導體材料ll的主表面18處向下看。在該實施方式中，器件20由晶粒邊緣51限制，當以晶片形式時，其可為用於將管芯20與其它器件分開的劃線的中心。器件20包括控制墊、柵極金屬墊或柵極墊52，其配置成通過柵極金屬澆道(gate metalrunner)或柵極澆道或進料槽(feed)53、54和56電接觸柵極電極28 (圖1中示出)。在該實施方式中，柵極金屬墊52放置在器件20的角部分238中。在一個實施方式中，柵極澆道54與器件20的邊緣202相鄰，且柵極澆道56與器件20的另一邊緣201相鄰，邊緣201與邊緣202相對。在一個實施方式中，槽22在從邊緣201到邊緣202的方向上延伸。在一個實施方式中，器件20的中央部分203沒有任何柵極澆道。也就是說，在一個實施方式中，柵極澆道只放置在器件20的外圍或邊緣部分中。 在該實施方式中配置為源極金屬層的傳導層44在器件20的有源部分204和206上形成。在一個實施方式中，傳導層44的部分444包圍在柵極澆道54的端部部分541周圍。傳導層44的部分446包圍在柵極澆道56的端部部分561周圍，並被表示為結構239。結構239進一步在圖24中更詳細地示出。傳導層44進一步配置成形成屏蔽電極接觸、澆道或進料槽64和66，其在該實施方式中提供與屏蔽電極21的接觸。在此配置中，傳導層44連接到屏蔽電極21。在上述包圍在周圍的配置中，傳導層44、部分444和446、屏蔽電極澆道64和66以及柵極澆道54和56在同一平面中，且彼此不疊蓋。該配置提供了單個金屬層的使用，這簡化了製造。 在一個實施方式中，屏蔽電極澆道66放置在器件20的邊緣201和柵極澆道56之間，而屏蔽電極澆道64放置在器件20的邊緣202和柵極澆道54之間。在一個實施方式中，在屏蔽接觸區、接觸區或帶67中產生與屏蔽電極21的額外的接觸，其將器件20的有源區分成部分204和206。接觸區67是器件20上的另一位置，在該位置產生傳導層44和屏蔽電極21之間的接觸。接觸區67配置成將柵極電極28分成在器件20內的兩個部分。這兩個部分包括從柵極澆道54提供的一個部分和從柵極澆道56提供的另一部分。在此配置中，柵極電極材料28缺乏接觸區67。也就是說，柵極電極28不通過接觸區67。
在將柵極墊52放置在器件20的角(例如，角23)中的實施方式中，柵極電阻的效應可最佳地分布在器件20內的接觸區67的整個選定或預定布置中。該預定布置提供更均勻的開關特性。在一個實施方式中，接觸區67從中心203偏移，以便與邊緣201相比，接觸區67更接近於邊緣202，且柵極墊52位於與邊緣201相鄰的角部分238中。也就是說，接觸區67放置成更接近於與柵極墊52被放置的角和邊緣相對的邊緣。該配置減小了在有源區206中的柵極電極28的長度，並增加了在有源區204中的柵極電極28的長度，這提供了柵極電阻負載的更有效的分布。 在一個實施方式中，接觸區67置於器件20上的偏移位置中，以將有源區206中的柵極電阻減小柵極澆道53的電阻的大約一半，並將有源區204中的柵極電阻增加柵極澆道53的電阻的大約一半。該實施方式中，有源區206的柵極電阻由下式給出
2RgFET206+R53-(R53/2) 其中，Rg皿，是當接觸區67置於器件20的中心時有源區206中的柵極電極28的電阻，而1 53是金屬澆道53的電阻。有源區204的柵極電阻由下式給出
2RgFET204+R53/2 其中，Rg附測是當接觸區67置於器件20的中心時有源區204中的柵極電極28的電阻。這是最佳化柵極電阻的分布的接觸區域67的預定布置的例子。
在另一實施方式中，屏蔽接觸區67是用於產生與屏蔽電極21的接觸的唯一的屏蔽接觸，並置於器件20的內部部分中。也就是說，在該實施方式中，不使用屏蔽電極澆道64和66。該實施方式例如在轉換速度不重要時是適當的，但其中期望屏蔽電極的resurf效應。在一個實施方式中，屏蔽接觸區67置於器件20的中心。在另一實施方式中，屏蔽接觸區67放置成從器件20的中心偏離。在這些實施方式中，屏蔽接觸區67提供與槽22中或內部的屏蔽電極21的接觸，而控制電極澆道54和56產生與在邊緣201和202附近的槽22中或內部的控制電極28的接觸。該實施方式進一步節省了器件20內的空間。在另一實施方式中，控制電極28延伸併疊蓋在主表面18上，且控制電極澆道54和56產生與槽22外部的控制電極的接觸。 圖3是半導體器件、晶粒或管芯30的另一實施方式的頂視圖。在該實施方式中，類似於器件20，柵極墊52置於器件30的角部分238中。器件30類似於器件20，除了柵極澆道54和56配置成降低柵極電阻的從左到右的不一致性。在一個實施方式中，柵極澆道56在實質上中央的位置562處通向、連接或連結到額外的柵極澆道560。柵極澆道560接著連接到有源區204中的柵極電極28(在圖1中示出)。在另一實施方式中，柵極澆道54在實質上中央的位置542處通向、連接或連結到柵極澆道540。柵極澆道540接著連接到有源區206中的柵極電極28(在圖1中示出)。應理解，柵極澆道54和56中的一個或兩個能夠以這樣的方式配置。此外，如果被使用，則屏蔽接觸區67可如圖2所示的那樣在器件30中偏移。在一個實施方式中，屏蔽電極澆道66置於柵極澆道56和560與邊緣201之間，而屏蔽電極澆道64置於柵極澆道54和540與邊緣202之間。圖3的柵極澆道配置也可用在不包括屏蔽電極的器件中，以減小柵極電阻的從左到右的不一致性。 圖4示出在圖2中沿參考線IV-IV截取的柵極/屏蔽電極接觸結構、連接結構或接觸結構或區40的放大的橫截面圖。通常，結構40是在柵極電極28與柵極澆道54和56之間產生接觸以及在屏蔽電極21與屏蔽電極澆道64和66之間產生接觸的接觸區。在以前已知的柵極/屏蔽電極接觸結構中，多晶矽或其它傳導材料的雙重堆棧(doublestack)置於在器件的外圍或場區域中的襯底的主表面的頂部上，以便能夠產生接觸。材料的這樣的雙重堆棧可對表面狀況增加超過1. 2微米的厚度。主表面上的材料的雙重堆棧產生了一些問題，其包括非平面的表面狀況，這影響隨後的光刻步驟和可製造性。這些以前已知的結構也增加了晶粒尺寸。 結構40配置成尤其處理以前已知的器件的雙重多晶矽堆棧問題。特別地，屏蔽電極21的上表面210和柵極電極28的上表面280都在半導體材料11的主表面18之下凹進，以便在槽22內或直接在其內部產生與屏蔽電極21和柵極電極28的接觸。也就是說，在一個實施方式中，柵極電極28和屏蔽電極21在主表面18上不重疊或延伸。傳導結構431將柵極澆道56連接到柵極電極28，而傳導結構432將屏蔽電極澆道66連接到屏蔽電極21。傳導結構431和432類似於結合圖1描述的傳導結構43。結構40使用平面化的電介質層41和平面化的傳導結構431和432來提供更平坦的表面狀況。該結構在功率器件技術中實現亞微米級光刻和全局平面化。此外，該配置使傳導層44的部分444能夠包圍在柵極澆道54的端部部分541周圍(如圖2所示)，以及使部分446能夠包圍在柵極澆道56的端部部分561周圍(如圖2所示)，並且在不消耗太多晶粒面積的情況下這麼做。
在另一實施方式中，屏蔽電極21疊蓋在主表面18上，且在那裡產生與屏蔽電極21的接觸，同時柵極電極28保持在槽22內，而不疊蓋住屏蔽層21的上表面210或主表面18，且在槽22內或上產生與柵極電極28的接觸。該實施方式在圖25中示出，圖25是結構401的橫截面圖，結構401類似於結構40，除了屏蔽電極21疊蓋住主表面18，如上所述。在該實施方式中，屏蔽電極21和傳導層44包圍在端部部分541和561 (在圖2中示出)周圍，且源極金屬44通過電介質層41中的開口產生與屏蔽電極21的接觸。
結構40的另一特徵是絕緣層24和27，其比絕緣層26 (在圖1中示出)厚，甚至在屏蔽電極21接近主表面18的地方過多地圍繞屏蔽電極21。在以前已知的結構中，較薄的柵極氧化物在場或外圍區域中將柵極電極與屏蔽電極分開。在以前已知的結構中，氧化物在產生兩個柵極屏蔽定線的頂部表面到槽界面處較薄。然而，柵極或屏蔽氧化物變薄的這樣的結構容易受到氧化物擊穿和器件故障。結構40通過使用較厚的絕緣層24和27減小了這種易感性。該特徵進一步在圖17-18中示出。現在轉到作為部分橫截面圖的圖5-16，描述了製造圖4的結構40的方法。應理解，用於形成結構40的處理步驟可為與用於形成圖1的器件10以及圖20-23所述的屏蔽結構相同的步驟。圖5示出在早期製造步驟的結構40。電介質層71在半導體材料11的主表面18上形成。在一個實施方式中，電介質層71是氧化層，例如低溫沉積的氧化矽，並具有從大約0. 25微米到大約0. 4微米的厚度。接著，掩蔽層例如圖案化的光致抗蝕層72在電介質層71上形成，然後電介質層71被圖案化以提供開口 73。在該實施方式中，開口 73相應於用於形成槽22的很多槽開口之一。電介質層71的未掩蔽部分接著使用傳統技術被移除，然後層72被移除。 圖6示出在槽22之一被蝕刻到半導體層14中之後的結構40。為了透視，該視圖平行於槽22在器件20和30上延伸的方向。也就是說，在圖6中，槽22從左到右延伸。作為例子，使用具有碳氟化合物化學性質的等離子蝕刻技術來蝕刻槽22。在一個實施方式中，槽22具有大約2. 5微米的深度，且電介質層71的一部分在用於形成槽22的過程期間被移除。在一個實施方式中，槽22具有大約0. 4微米的寬度，並可逐漸變細或向外張開到0. 6微米，其中形成例如傳導結構431和432，以將柵極電極28和屏蔽電極21分別電連接到柵極澆道54或56和屏蔽電極澆道56或66。槽22的表面可在其形成之後使用傳統技術被清潔。 圖7示出在額外的處理之後的結構40。具有大約0. 1微米厚度的犧牲氧化層形成為覆蓋在槽22的表面上。該過程配置成與槽22的下部分比較朝著槽22的頂部提供更厚的氧化物，這在槽中安排了斜坡。該過程也移除了損壞，並沿著槽22的下表面形成曲線。接著，犧牲氧化層和電介質層71被移除。絕緣層24接著在槽22的表面上形成。作為例子，絕緣層24是氧化矽，並具有從大約0. 1微米到大約0. 2微米的厚度。多晶半導體材料層接著被沉積而覆蓋在主表面18上並在槽22內。在一個實施方式中，多晶半導體材料包括多晶矽並摻雜有磷。在一個實施方式中，多晶矽具有從大約0. 45微米到大約0. 5微米的厚度。在一個實施方式中，多晶矽在升高的溫度下退火，以減少或消除任何空隙。多晶矽接著被平面化以形成區215。在一個實施方式中，使用化學機械平面化處理來平面化多晶矽，該處理對多晶矽是優先選擇的。區215被平面化成絕緣層24的部分245，絕緣層24配置為阻擋層。 圖8示出在隨後的處理之後的結構40。掩蔽層(未示出)形成為覆蓋在結構40上並被圖案化以保護區215的將不被蝕刻的那些部分，例如部分217。區215的被暴露部分接著被蝕刻，以便被蝕刻的部分在主表面18之下凹進而形成屏蔽電極21。在一個實施方式中，區215在主表面18之下被蝕刻到大約0. 8微米。在一個實施方式中，選擇性的各向同性蝕刻用於該步驟。各向同性蝕刻進一步提供圓形部分216，其中屏蔽電極21轉變成部分217，部分217朝著主表面18向上延伸。該步驟進一步從槽22的上表面的被暴露部分清除多晶半導體材料。可接著移除任何其餘的掩蔽材料。在一個實施方式中，絕緣層24的部分245被暴露給蝕刻劑以減小其厚度。在一個實施方式中，移除大約O. 05微米。接著，從屏蔽電極21移除額外的多晶材料，以便包括部分217的屏蔽電極21的上表面210在主表面18之下凹進，如圖9所示。在一個實施方式中，移除大約O. 15微米的材料。
圖10示出在更進一步的處理之後的結構40。絕緣層24的一部分被移除，其中屏蔽電極21的部分217凹進。這形成氧化物短柱結構247，其配置成在隨後的處理步驟期間減小應力效應。在氧化物短柱結構247形成之後，氧化層(未示出)形成為覆蓋在屏蔽電極21和槽22的上表面上。在一個實施方式中，使用熱氧化矽生長過程，其使覆蓋在屏蔽電極21上的較厚的氧化物生長，因為屏蔽電極21是多晶材料和沿著槽22的被暴露側壁的較薄的氧化物，因為這些側壁實質上是單晶半導體材料。在一個實施方式中，氧化矽生長並在槽22的側壁上具有大約0. 05微米的厚度。該氧化物有助於使屏蔽電極21的上表面平滑。該氧化物接著從槽22的側壁移除，同時留下氧化物的覆蓋在屏蔽電極21上的那一部分。接著，形成覆蓋在槽22的上側壁上的絕緣層26，這也增加了已經覆蓋在屏蔽電極21上或在屏蔽電極21上形成的電介質材料的厚度，以在其上形成絕緣層27。在一個實施方式中，氧化矽生長，以形成絕緣層26和27。在一個實施方式中，絕緣層26具有大約0. 05微米的厚度，且絕緣層27具有大於大約0. 1微米的厚度。 圖11示出在形成覆蓋在主表面18上的多晶半導體材料之後的結構40。在一個實施方式中，使用摻雜的多晶矽，磷為適當的摻雜劑。在一個實施方式中，大約0.5微米的多晶矽沉積而覆蓋在主表面18上。在一個實施方式中，多晶矽接著在升高的溫度下退火，以移除任何空隙。接著使用傳統技術移除任何表面氧化物，且多晶矽接著被平面化以形成柵極電極28。在一個實施方式中，使用化學機械平面化，氧化物覆蓋在主表面18上，提供阻擋層。 接著，柵極電極28經受蝕刻處理，以使主表面18之下的上表面280凹進，如圖12所示。在一個實施方式中，乾燥蝕刻用於使具有相對於多晶矽和氧化矽選擇的化學性質的上表面280凹進。在一個實施方式中，氯化學性質、溴化學性質或這兩種化學性質的混合用於此步驟。使用該蝕刻步驟來從部分217的表面210上的氧化層移除多晶半導體是方便的，以便當矽化物層用在柵極電極28上時，它不在表面210上形成，這將在隨後的處理步驟中複雜化屏蔽電極21的接觸。 圖13示出在形成覆蓋在表面280上的矽化物層29之後的結構40。在一個實施方式中，矽化物層29是鈦。在另一實施方式中，矽化物層29是鈷。在進一步的實施方式中，自對準的矽化物(salicide)處理用於形成層29。例如，在第一個步驟中，從主表面280移除任何殘留氧化物。然後，鈦或鈷沉積而覆蓋在結構40上。接著，低溫快速熱步驟(大約650攝氏度)用於使金屬和被暴露的多晶半導體材料起反應。結構40接著在選擇的蝕刻劑中被蝕刻，以僅移除未反應的鈦或鈷。高溫(大於約750攝氏度)下的第二快速熱步驟接著用於穩定化膜並降低其電阻係數，以形成層29。 在下一序列的步驟中，形成覆蓋在結構40上的ILD 41，如圖14所示。在一個實施方式中，使用大氣壓化學氣相沉積來沉積摻入氧化矽的大約O. 5微米的磷。接著，基於大約0. 5微米的矽烷的等離子增強型化學氣相沉積氧化物在摻雜有磷的氧化物上形成。氧化層接著使用例如化學機械平面花被平面化回大約0.7微米的最終厚度，以形成ILD 41。在圖14中，絕緣層27和短柱247顯示為不再在ILD 41內，因為在該實施方式中它們都包括氧化物，但應理解，它們可存在於最終結構中。 圖15示出在槽開口 151和152已經在ILD 41中形成以暴露矽化物層29和屏蔽電極21的一部分之後的結構40。傳統的光刻和蝕刻步驟用於形成開口 151和152。接著，屏蔽電極21的被暴露部分進一步被蝕刻以使表面210之下的部分217的部分凹進。
接著，傳導結構或插塞431和432分別在開口 151和152內形成，如圖16所示。在一個實施方式中，傳導結構431和432是鈦/氮化鈦/鎢插塞結構，並使用傳統技術形成。在一個實施方式中，使用例如化學機械平面化來平面化傳導結構431和432，所以ILD 41以及傳導結構431和432的上表面更均勻。其後，傳導層形成為覆蓋在結構40上並被圖案化，以形成傳導柵極澆道56、屏蔽電極澆道66和源極金屬層44，如圖4所示。在一個實施方式中，傳導層44是鈦/氮化鈦/鋁銅等。該實施方式的特徵是，相同的傳導層用於形成源電極44、柵極澆道54和65，以及屏蔽電極56和66，如圖2所示。此外，傳導層46相鄰於襯底12形成，如圖4所示。在一個實施方式中，傳導層46是可軟焊的金屬結構，例如鈦鎳銀、鉻鎳金等。 圖17是根據第一實施方式的接觸或連接結構170的部分頂部平面圖，接觸或連接結構170配置成提供用於在槽22內或內部產生與柵極電極28和屏蔽電極21的接觸的接觸結構。也就是說，結構170配置成使得與柵極電極28和屏蔽電極21的傳導接觸可在槽22內部或內產生。為了透視，連接結構170是沒有傳導柵極澆道56、屏蔽電極澆道66、傳導結構431和432以及ILD 41的結構40的頂視圖的一個實施方式。該視圖也顯示與柵極電極28相鄰的絕緣層26，如圖l所示。此外，該視圖顯示該實施方式的一個優點。特別是，連接結構170中的屏蔽電極21被比絕緣層26厚的絕緣層24和27圍繞。此特徵減小了以前已知的結構的氧化物擊穿問題，這提供了更可靠的器件。在該實施方式中，結構170是帶狀形狀，且在較寬或張開的部分171內產生與柵極電極28和屏蔽電極21的接觸。當結構170接近例如器件的有源區時，結構170接著逐漸變細為較窄的部分172。如圖17所示，柵極電極28在張開的部分171中具有比張開部分171內屏蔽電極21的寬度176寬的寬度174。在該實施方式中，槽22的端部部分173以屏蔽電極21終止，屏蔽電極21被比絕緣層或柵極電介質層26厚的絕緣層24和27包圍。在一個實施方式中，端部部分173相鄰於或接近於圖2和3所示的器件20或器件30的邊緣201或邊緣202。
圖18是根據第二實施方式的接觸連接結構180的部分頂部平面圖，接觸連接結構180配置成提供用於在槽22內或內部產生與柵極電極28和屏蔽電極21的接觸的接觸結構。也就是說，結構180配置成使得與柵極電極28和屏蔽電極21的傳導接觸可在槽22內部或內產生。在該實施方式中，結構180包括薄帶狀部分221和比帶狀部分221寬的張開部分222。在該實施方式中，張開部分222提供用於產生與屏蔽電極21的接觸的較寬的接觸部分。結構180進一步包括比帶狀部分221寬的另一單獨的張開部分223，用於產生與柵極電極28的接觸。像結構170 —樣，屏蔽電極21被比絕緣層26厚的絕緣層24和27包圍。在一個實施方式中，屏蔽電極21包括在帶狀部分221內的窄部分211和在張開部分222內的較寬的部分212。在該實施方式中，絕緣層24在張開部分222內，並進一步延伸到薄帶狀部分221中。在該實施方式中，絕緣層26僅在薄帶狀部分221和張開部分223內。在該實施方式中，槽22的端部部分183以屏蔽電極21終止，屏蔽電極21被較厚的絕緣層24和27包圍。在一個實施方式中，端部部分183相鄰於或接近於圖2和3所示的器件20或器件30的邊緣201或邊緣202。 圖19是根據第三實施方式的接觸或連接結構190的部分頂部平面圖，接觸或連接結構190配置成提供用於在槽22內或內部產生與柵極電極28和屏蔽電極21的接觸的接觸結構。也就是說，結構90配置成使得與柵極電極28和屏蔽電極21的傳導接觸可在槽22內部或內產生。在該實施方式中，槽22包括薄帶狀部分224和比帶狀部分224寬的張開部分226。在該實施方式中，張開部分226提供用於產生與柵極電極28和屏蔽電極21的接觸的較寬的接觸部分。屏蔽電極21被比絕緣層26厚的絕緣層24和27包圍。在一個實施方式中，柵極電極28包括在帶狀部分224內的窄部分286和在張開部分226內的較寬的部分287。在該實施方式中，絕緣層26在薄帶狀部分224內，並進一步延伸到張開部分226中。在該實施方式中，較厚的絕緣層24和27僅在張開部分224內。在一個實施方式中，屏蔽電極21僅在張開部分226中。應理解，結構170、 180和190的組合或單獨的結構170、 180和190可用在具有器件20和30的結構40中。在該實施方式中，槽22的端部部分193以屏蔽電極21終止，屏蔽電極21被較厚的絕緣層24和27包圍。在一個實施方式中，端部部分193相鄰於或接近於圖2和3所示的器件20或器件30的邊緣201或邊緣202。
現在轉到圖20-23，描述了各種屏蔽結構實施方式。圖20示出根據第一實施方式的槽屏蔽結構261的部分頂部平面圖。屏蔽結構261適合於用在例如器件20和30上，並使用用於形成前面描述的器件或單元10和結構40的處理步驟來方便地形成。屏蔽結構261是屏蔽結構的實施方式，其在柵極墊52之下或下面至少部分地延伸，以從半導體層14更好地隔離或絕緣柵極墊52。結構261包括至少部分地在柵極墊52下面形成的多個槽229。槽229與槽22同時方便地形成。槽229的部分以虛線示出，以說明它們在柵極墊52和屏蔽電極澆道66下面。 圖21是結構261的沿圖20的參考線XXI-XXI截取的部分橫截面圖，如在圖21中進一步示出的，在結構261中，槽229每個順著絕緣層24排列並包括屏蔽電極21。然而，在結構261的一個實施方式中，槽229不包含任何柵極電極材料28。也就是說，在該實施方式中，結構261不包括任何柵極或控制電極。如圖20所示，屏蔽電極21連接到屏蔽電極澆道66，且在一個實施方式中電連接到源極金屬44。在本實施方式的另一特徵中，ILD 41從柵極墊52分離屏蔽電極21，且在柵極墊52和結構261之間沒有覆蓋在主表面18上的其它介入的多晶層或其它傳導層。也就是說，結構261配置成從半導體區11更好地隔離柵極墊52，而不添加覆蓋在主表面上的更多的屏蔽層，如在以前已知的器件中使用的。該配置有助於減小柵極到漏極電容，並在沒有額外的掩蔽和/或處理步驟的情況下這麼做。在一個實施方式中，在結構261中，相鄰的槽229之間的間隔88小於大約0. 3微米。在另一實施方式中，間隔88小於槽22的深度89(在圖21中示出)的一半，以提供最佳的屏蔽。在一個實施方式中，發現與1. 5微米的間隔88相比，大約0. 3微米的間隔88能提供柵極到漏極電容的大約15%的減小。在結構261的一個實施方式中，槽229和屏蔽電極21不是自始至終通過柵極墊52下面。在另一實施方式中，結構261和屏蔽電極21自始至終通過柵極墊52。在又一實施方式中，柵極墊52在柵極墊52的邊緣部分521處接觸柵極電極28，如圖20所示。 圖22示出根據第二實施方式的槽屏蔽結構262的部分頂部平面圖。結構262類似於結構261，除了結構262放置成通過柵極墊52和柵極澆道53之下或下面的多個槽229和屏蔽電極21，以從半導體層14進一步隔離柵極墊52和柵極澆道53。在結構262的一個實施方式中，在如圖22所示的屏蔽電極澆道64和66處產生與屏蔽電極21的接觸，屏蔽電極澆道64和66進一步連接到源極金屬44。結構262配置成從半導體區11更好地隔離柵極墊52和柵極澆道53。在結構262中，槽229的一部分自始至終通過柵極墊52或通過在柵極墊52的至少一部分下面。也就是說，在一個實施方式中，至少一個槽229從柵極墊52的至少一個邊緣或側面延伸到柵極墊52的另一相對的邊緣。
圖23示出根據第三實施方式的槽屏蔽結構263的部分頂部平面圖。結構263類似於結構261，除了結構263放置成通過柵極墊52和柵極澆道56的至少一部分之下或下面的多個槽229和屏蔽電極21。在一個實施方式中，槽229和屏蔽電極21的在柵極澆道56之下的那一部分自始至終通過柵極澆道56之下或經過柵極澆道56。在另一實施方式中，槽229和屏蔽電極21的在柵極澆道56之下的那一部分只在柵極澆道56之下經過一部分。在另一實施方式中，柵極澆道56的一部分在邊緣部分568處產生與柵極電極28的接觸，如圖23所示。結構263配置成從半導體層14更好地隔離柵極墊52和柵極澆道56的至少一部分。應理解，結構261、262和263之一或組合可用在例如器件20和30上。
圖24示出來自圖2所示的器件20的結構239的部分頂部平面圖。如圖24所示，傳導層44包括部分446，其包圍在柵極澆道56的端部561周圍，並連接到屏蔽電極澆道66，在屏蔽電極澆道66中，產生與屏蔽電極21的接觸。圖24進一步示出槽22和柵極電極28的位置的例子，在該位置處，產生柵極澆道56和柵極電極28之間的接觸。此外，圖24示出槽22，槽22具有帶狀形狀，並在從有源區到接觸區的方向上延伸，傳導層44位於有源區，柵極澆道56和屏蔽澆道66位於接觸區。應理解，圖17、 18和19的連接結構可單獨地或組合地用於結構239。結構239進一步示出提供一個金屬層的使用以連接不同結構的實施方式。 總之，描述了用於具有槽屏蔽電極的半導體器件的接觸結構，包括製造方法。接觸結構包括在槽結構內的柵極電極接觸部分和屏蔽電極接觸部分。在槽結構內或內部產生與柵極電極和屏蔽電極的接觸。屏蔽電極接觸部分由無源層包圍，該無源層比用於形成柵極電介質層的無源層厚。此外，描述了幾種接觸結構實施方式，其包括用於產生與柵極和屏蔽電極的接觸的張開部分。這裡描述的結構和方法改進了屏蔽電極與功率器件的集成，並進一步提高了可靠性。 雖然參考其中的特定實施方式描述和示出了本發明，但並不表明本發明被限制到這些例證性的實施方式。本領域技術人員應認識到，可進行更改和變形，而不偏離本發明的實質。因此，意圖是本發明包括落在所附權利要求的範圍內的所有這樣的變形和更改。
權利要求
一種半導體器件結構，其包括半導體材料區，其具有主表面；第一槽結構，其在所述半導體材料區中形成，其中，所述第一槽結構包括控制電極層和屏蔽電極層；接觸結構，其在所述半導體材料區中形成，其中，所述第一槽結構在所述接觸結構中終止，且其中，所述接觸結構中的所述控制電極層和所述屏蔽電極層的上表面在所述主表面下凹進；第一傳導層，其在所述第一槽結構內部連接到所述控制電極層；以及第二傳導層，其在所述第一槽結構內部連接到所述屏蔽電極層。
2. 如權利要求1所述的結構，其中，所述控制電極層和屏蔽電極層在所述接觸區中不疊蓋所述主表面。
3. 如權利要求1所述的結構，其中，所述第一槽結構從所述半導體器件的有源區延伸到所述接觸區，其中，所述第二傳導層產生與相鄰於所述半導體器件的邊緣的所述屏蔽電極層的接觸，且其中，所述第一傳導層在所述有源區和所述第二傳導層之間。
4. 如權利要求1所述的結構，其中，所述控制電極層通過第一絕緣層與所述半導體材料區分離，且其中，所述屏蔽電極層通過第二絕緣層與所述半導體材料區分離，且其中，所述控制電極層通過第三絕緣層與所述屏蔽電極層分離，其中，所述第二絕緣層和第三絕緣層比所述第一絕緣層厚。
5. —種半導體器件結構，其包括半導體材料區，其具有主表面、有源區和接觸區；槽，其具有在所述半導體材料區中形成的帶狀形狀，並從所述有源區延伸到所述接觸區；屏蔽電極，其在所述槽中形成，並通過第一絕緣層與所述半導體材料區分離；控制電極，其在所述槽中形成，並通過第二絕緣層與所述半導體材料區分離，並通過第三絕緣層與所述屏蔽電極分離，其中，屏蔽電極和所述控制電極在所述接觸區中終止，且其中，所述屏蔽電極和所述控制電極在所述接觸區中的所述主表面下凹進；第一傳導結構，其在所述接觸區內在所述槽內部接觸所述控制電極；以及第二傳導結構，其在所述接觸區內在所述槽內部接觸所述屏蔽電極。
6. 如權利要求5所述的結構，進一步包括金屬矽化物層，所述金屬矽化物層在所述控制電極上形成，並沿著所述控制電極從所述有源區延伸到所述接觸區。
7. 如權利要求5所述的結構，其中，所述第一傳導結構和第二傳導結構包括金屬插塞。
8. —種半導體器件結構，包括半導體材料區，其具有主表面、有源區和接觸區；槽，其具有在所述半導體材料區中形成的帶狀形狀，並從所述有源區延伸到所述接觸區；屏蔽電極，其在所述槽中形成，並通過第一絕緣層與所述半導體材料區分離；控制電極，其在所述槽中形成，並通過第二絕緣層與所述半導體材料區分離，並通過第三絕緣層與所述屏蔽電極分離，其中，屏蔽電極和所述控制電極在所述接觸區中終止，且其中，所述控制電極在所述接觸區中的所述主表面下凹進，且其中，所述第一絕緣層和第三絕緣層比所述第二絕緣層厚，且其中，所述第一絕緣層和第三絕緣層將所述屏蔽電極從與所述接觸區中的所述主表面相鄰的所述控制電極分離開；第一傳導結構，其在所述接觸區內在所述槽內部接觸所述控制電極；以及第二傳導結構，其在所述接觸區內接觸所述屏蔽電極。
9. 如權利要求8所述的結構，其中，所述槽包括在所述接觸區內的張開部分，且其中，至少所述第二傳導結構在所述張開部分內接觸所述屏蔽電極，以及其中，所述屏蔽電極包括過渡部分，在所述過渡部分中，所述屏蔽電極朝著所述接觸區中的所述主表面延伸。
10. —種用於形成半導體器件的方法，包括步驟提供半導體材料區，所述半導體材料區具有主表面、有源區和接觸區；形成槽，所述槽具有在所述半導體材料區中形成的帶狀形狀，並從所述有源區延伸到所述接觸區；形成屏蔽電極，所述屏蔽電極在所述槽中形成，並通過第一絕緣層與所述半導體材料區分離；形成控制電極，所述控制電極在所述槽中形成，並通過第二絕緣層與所述半導體材料區分離，並通過第三絕緣層與所述屏蔽電極分離，其中，屏蔽電極和所述控制電極在所述接觸區中終止，且其中，所述屏蔽電極和所述控制電極在所述接觸區中的所述主表面下凹進；形成第一傳導結構，所述第一傳導結構在所述接觸區內在所述槽內部接觸所述控制電極；以及形成第二傳導結構，所述第二傳導結構在所述接觸區內在所述槽內部接觸所述屏蔽電極。
全文摘要
在一個實施方式中，用於具有槽屏蔽電極的半導體器件的接觸結構包括在槽結構中的柵極電極接觸部分和屏蔽電極接觸部分。在槽結構內或內部產生與柵極電極和屏蔽電極的接觸。厚的無源層圍繞接觸部分中的屏蔽電極。
文檔編號H01L29/41GK101740612SQ20091022106
公開日2010年6月16日 申請日期2009年11月9日 優先權日2008年11月14日
發明者G·M·格裡瓦納, P·A·伯克, P·溫卡特拉曼 申請人:半導體元件工業有限責任公司