以不同的寬度構圖亞光刻特徵的製作方法

2023-07-20 08:32:21

專利名稱：以不同的寬度構圖亞光刻特徵的製作方法
技術領域：
本發明涉及製造半導體器件的方法，更具體而言，涉及通過包括硬掩 模形成技術的步驟序列來製造半導體器件的特徵的方法。
背景技術：
當代集成電路產品需要大量的片上存儲器器件。在典型的微處理器芯
片上，靜態隨才;U^M儲器(SRAM)器件佔據了大於三分之二 (2/3)的 晶片表面面積。
隨著集成電路尺寸不可逆轉地變得越來越小，由此減小了 FET器件尺 寸，主要由於光刻解析度的限制，我們發現越來越難以持續這一趨勢以縮 放SRAM器件至較小尺寸。
使用隔離物以構圖具有恆定寬度的亞光刻單特徵已被提議用於鰭片 (Fin ) FET構圖。Yang-Kyu Choi, Tsu-Jae King和Chenming Hu在題 目為"A Spacer Patterning Technology for Nanoscale CMOS" IEEE Transactions on Electron Devices, Vol.49, No.3， 2002年3月，pp.436-441 的論文中示出了示例了上述問題的在鰭片FET器件中形成RSD區域的現 有技術方法，描述了使用犧牲層和CVD隔離物層的隔離物構圖技術，其 中不是通過光刻而是通過CVD膜厚度來完成最小尺寸特徵。形成鰭片FET 器件組，使用薄絕緣體層覆蓋由掩埋氧化物(BOX)襯底形成的絕緣體上 矽(SOI)襯底，通過多晶矽層覆蓋薄絕緣體層，接著由氧化矽硬掩模層 覆蓋多晶矽層。在硬掩模層的表面上形成具有垂直側壁的兩個平行的矩形 犧扭SiGe特徵。接下來，使用同樣具有垂直側壁的磷矽酸鹽玻璃(PSG) 側壁隔離物給SiGe特徵的側壁加襯裡。然後，通過選擇性幹法蝕刻去除犧
6牲SiGe特徵，留下PSG隔離物結構。
然後，通過選擇性溼法蝕刻去除SiGe殘餘物。然後，跨PSG隔離物 結構的末端形成兩個源極漏極掩模。接下來，在CF4氣氛中幹法蝕刻掉硬 掩模，並在Ch和HBr氣氛中蝕刻未被掩模保護的多晶矽和PSG特徵，形 成源極/漏極區域和鰭片FET器件的鰭片。然而，因為不能調整構圖的特 徵的寬度，所以Choi等人所描述的鰭片FET應用很受局限。
在SRAM器件中，為了SRAM穩定，即，在讀取過程期間不被損壞， 要求下拉NFET必須比傳輸門(pass-gate )NFET穩定。這就要求下拉NFET 必須比傳輸門的寬度大。
Buynoski等人的題目為"Double spacer FinFET Formation"的美國專 利No.6，709，982描述了一種用於在半導體器件中形成結構組的方法。開始 於在襯底上形成導電層，其中導電層包括導電材料。然後，在導電層之上 形成氧化物層。然後，在氧化物層中蝕刻至少一個開口，用導電材料填充 至少一個開口，蝕刻導電材料以沿該一個開口的側壁形成隔離物，並且去 除氧化物層和部分導電層以形成結構組。
Choi的題目為"Method of Patterning Fine Line Width Semiconductor Topology Using a Spacer"的美國專利No.5，023，203描述了 一種用於減小 線寬的方法，通過多層抗蝕劑掩模構圖襯底，在多層掩模的上部形成用於 暴露下抗蝕劑層的孔之後，但是在蝕刻下抗蝕劑層之前，在掩模上形成隔 離物氧化物層。對氧化物層進行幹法系統蝕刻以垂直向下去除氧化物層的 材料到下抗蝕劑層的表面。因為覆蓋氧化物層的實際步驟，沿著在掩模的 上部中的原始孔的側壁保留隔離物或梁(stringer)部分，從而減小了啄光 窗口的尺寸。保留該側壁隔離物作為掩模結構的整體部分，這允許降低將 在下面的襯底中複製的線寬。

發明內容
本發明的 一 個目的為提供一種以不同的寬度構圖亞光刻特徵的方法。 本發明的另 一 目的為提供一種用於通過以不同的寬度構圖亞光刻特徵的方法來製造高密度SRAM器件的方法。
根據本發明，提供了 一種用於以不同的寬度構圖亞光刻特徵的方法。 在襯底(例如半導體晶片)上形成器件。首先在所述襯底上形成覆層。然 後，使用常規光刻技術的可溶解的規則光致抗蝕劑圖形，在所述襯底之上 形成包括硬掩模材料的虛設(dummy)特徵，但是所述虛設特徵以不同的 寬度相間隔。然後，在所述器件之上形成硬掩模材料層以覆蓋所述虛設特 徵，然後，回蝕刻所述硬掩模材料，在間隔較寬的所述虛設特徵的側壁上 保留由所述硬掩模材料構成的窄側壁隔離物特徵，並在每對緊密鄰近地設 置的虛設特徵之間保留同樣由所述硬掩模材料構成的超寬隔離物特徵。也 就是說，每對緊密鄰近地設置的虛設特徵之間的間隔被以超寬隔離物特徵 的形式存在的隔離物材料所填充。然後，從所述晶片上去除所述虛設特徵， 在所M層之上保留包括所述窄寬度側壁隔離物特徵和所述超寬隔離物特 徵的所述硬掩模特徵。然後，將所述側壁隔離物特徵和所述超寬隔離物特 徵用作石更掩模以在所述覆層中獲得匹配的最終圖形，所述圖形將通過蝕刻 所述襯底而轉移到所述襯底中，以便以所述硬掩模的圖形形成分離的窄的 和寬的襯底特徵。使用所述方法可以製造超高密度SRAM。
進一步，根據本發明， 一種處理器件的襯底的方法包括以下步驟。在 所述襯底之上形成覆層。在所述覆層之上形成虛設層，所M層具有頂表 面。蝕刻所述虛設層形成不同寬度的構圖的虛設部件並暴露所述虛設部件 的側壁和在所述虛設部件側旁的部分的所^層的所述頂表面。在所述器 件之上澱積隔離物層覆蓋所述構圖的虛設部件和所述覆層的暴露的表面。 回蝕刻所述隔離物層，在間隔超過最小間隔的所述構圖的虛設部件的側旁 形成側壁隔離物，並在間隔小於所述最'j、間隔的所述構圖的虛設部件的側 壁之間形成超寬隔離物。剝離所述構圖的虛設部件。暴露在所述側壁隔離 物側旁的部分的所述襯底。通過蝕刻所述襯底構圖所述襯底的暴露的部分。
才艮據本發明的另 一方面， 一種具有上拉、下拉和傳輸門電晶體的SRAM 器件包括亞光刻的電晶體溝道，其中所述下拉電晶體的溝道比所述傳輸門 電晶體的溝道的寬度大。通過下列詳細的描述和所附權力要求並結合附圖，本發明及其目的和 特徵將更易於顯而易見。


下面參考附圖解釋並描述本發明的前述和其它方面以及優點，其中 圖1A-1L是在根據本發明的方法的製造方法期間的半導體器件10的
正視截面圖，在圖2中示出了其流程圖2是示例了根據本發明的方法的製造方法的流程圖3是顯微照片，示出了用鉻層標記的在構圖特徵的硬掩模之間的間
隔中形成的隔離物材料的均厚(blanket)層的正視截面輪廓； 圖4-13示出了在圖2的處理步驟期間的器件的平面圖； 圖14示出了圖O的器件的修改，完整的SRAM單元的版圖包括位於虛線中的六個FET電晶體，通過消除了不是單元的一部分的柵極線路來強
調SRAM單元的結構；
圖15示出了沿圖14中的線15-15，獲得的截面；以及 圖16是圖14中示出的SRAM器件的示意性電路圖。
具體實施例方式
圖1A-1L是在根據本發明的方法的製造方法期間的半導體器件10的 正面、截面圖。
圖2是示例了根據本發明的方法製造半導體器件10的方法的流程圖。 步驟A
圖1A示出了根據圖2中示出的流程所示的本發明在其製造方法的第 一步A中的半導體器件10垂直正面圖。矽襯底12，使用N或P類型摻雜 劑預摻雜該襯底以提供有源區域，在矽襯底12的頂表面覆蓋有犧牲材料例 如氮化矽(Si3N4 )構成的均厚覆層14，均厚覆層14將被構圖並隨後去除。
步驟B
圖1B示出了在根據圖2中示出的流程所示例的本發明的步驟B之後的圖1A的器件10，在覆層14的頂表面上澱積了優選包括多晶矽的均厚虛 設(dummy )層D。 步驟C
圖1C示出了在均厚虛設層D之上形成具有三個圖形特徵PRA、 PRB 和PRC的構圖的掩模17之後的圖1B的器件10。在實踐時，構圖的掩模 17可以包括比三個圖形特徵PRA、 PRB和PRC更多的特徵。示例性的三 個圖形特徵PRA、 PRB和PRC具有跨虛設層D的表面的相等的寬度。存 在分別具有窄的寬度W1和寬的寬度W2的兩個間隔，即窄間隔Sl和較寬 間隔S2。跨硬掩才莫D的表面，在特徵PRA與PRB之間的間隔S1具有相 對窄的寬度W1，並且在特徵PRB與PRC之間的間隔S2具有相對寬的寬 度W2。間隔S2比間隔Sl的寬度大，即W2>W1。優選地，在均厚虛設 層D之上形成的構圖的掩模17包括光刻掩模。例如，掩模層17可以包括 光致抗蝕劑材料。
圖3示出了根據本發明的圖2中的步驟C所處理的另一器件30的平 面圖，暴露了除包括光致抗蝕劑圖形PR1、 PR2、 PR3、 PR4的光致抗蝕 劑圖形17所覆蓋的虛設層D的表面以外的虛設層D的表面。光致抗蝕劑 圖形PR1與圖形PR2分開相對窄的寬度Wl。光致抗蝕劑圖形PR2與光 致抗蝕劑圖形PR3傾斜地分開寬度W2。光致抗蝕劑圖形PR3與光致抗蝕 劑圖形PR4分開相對窄的寬度Wl。
步驟D
根據圖2中示出的流程圖所示例的本發明的步驟D，圖1D示出了在 進行各向異性蝕刻方法蝕刻具有基本上垂直側壁的虛設層D之後的圖1C 的器件IO,暴露了覆層14的頂表面的部分。將虛設層D構圖為與圖形特 徵17A、 17B和17C對準的三個虛設特徵DA、 DB和DC。三個虛設特徵 DA、 DB和DC由分別具有寬度W1和W2的間隔S1和S2所分隔。同樣， 與圖1C 一樣，跨覆層14的表面，虛設特徵DA與DB之間的間隔Sl具 有寬度Wl並且在虛設特徵DB與DC之間的間隔S2具有寬度W2。優選
地，通過在等離子體環境中在包含氯的環境例如CCl2F2或Ch的室中的反應離子蝕刻(RIE)來各向異性地蝕刻虛設層。
圖5示出了在根據圖2中的步驟D進行了蝕刻虛設層D的處理之後的 圖4的器件30的平面圖，其中暴露了除包括光致抗蝕劑圖形PR1、 PR2、 PR3、 PR4的光致抗蝕劑圖形17所覆蓋的覆層14的表面之外的覆層14的 表面。如圖5所示(與參考圖4的狀態一樣)，光致抗蝕劑圖形PR1通過 相對窄的寬度Wl與圖形PR2分開；光致抗蝕劑圖形PR2通過寬度W2 與光致抗蝕劑圖形PR3傾斜地分開；光致抗蝕劑圖形PR3通過相對窄的 寬度Wl與光致抗蝕劑圖形PR4分開。
步驟E
圖1E示出了在根據圖2示出的流程圖所示例的本發明的步驟E之後 的圖ID的器件IO,澱積了覆蓋整個器件10的保形、均厚、硬掩模、隔離 物層18C，隔離物層18C由適合用作硬掩模的隔離物材料例如氧化矽 (Si<32)構成。保形、硬掩才莫、隔離物層18C的厚度"tl"足以填充相對 窄的間隔Sl但是卻太薄而不能填充較寬的間隔S2,以致在虛設特徵DB 與DC之間保留了寬的間隙WG。為了說明方便，假定厚度"tl"等於在 構圖特徵DB的虛設層旁邊的構圖特徵DA的虛設層的側壁上的層18C的 寬度Wn和在枸圉特徵DC的虛設層的側壁上的層18C的寬度WN，從這 樣的概念出發是有用的，較寬的寬度W2大於厚度"tl"，厚度"tl"大 於相對窄的寬度Wl,即W2〉tl〉Wl並且寬度W^〈2ni，以在淨皮層18C 所覆蓋的虛設特徵DB與DC之間留下間隔WG。優選地，硬掩模層包括 CVD或PECVD方法澱積的二氧化矽。
實例
如果Wl的值是80nm並且W2的值是150nm，那麼tl將具有從約 40nm到約60nm的厚度。 步驟F
圖1F示出了在根據通過圖2中的流程圖所示例的本發明的步驟F之 後的圖IE的器件IO，以常規隔離物回蝕刻處理步驟部分地回蝕刻保形、 均厚、硬^^才莫、隔離物層18C形成構圖的硬掩模。對於硬掩模隔離物層18C,通過在等離子體環境中在使用包含氟的環境例如CF4的室中的反應離子蝕 刻(RIE)進4亍回蝕刻。
回蝕刻在虛i殳特徵DA、 DB和DC的側壁上留下窄、硬掩模、側壁隔 離物30N、 31N、 32N和33N，在相對窄的間隔Sl中形成了超寬、硬掩模 隔離物18W，其填充鄰近的虛設特徵DA與DB的側壁之間的間隔Sl的 大部分或全部。示出了在超寬隔離物區域SW中超寬、硬掩模隔離物18W 具有在其頂表面的中間的折皺18，因為窄間隔S1沒有完全被保形、均厚、 硬掩才莫、隔離物層18C所填充。概括地說，圖1E中，單個超寬隔離物18W 填充了在構圖特徵DA的虛設層與構圖特徵DB的虛設層之間的窄間隔Sl, 同時在虛"^:特徵DA、 DB和DC的除了窄間隔Sl以外的側壁上形成的四 個窄的、硬掩模、側壁隔離物18N。通it^目對寬的開口 S延伸寬間隙WG 來替代間隔S2，在虛設特徵DB與DC之間的隔離物31N和32N使間隔 S2變窄。開口 S和在右側和左側的橫向開口 P和U向下延伸以暴露在窄 隔離物18N側旁的覆層14的部分頂表面。概括地說，在左側，存在橫向 開口 P接著是在虛設特徵DA的側壁上的隔離物30N。在虛設特徵DA的 右側是超寬隔離物18W，接著是虛設特徵DA、隔離物31N和開口S。寬 開口 S的右側是隔離物32N接著是虛設特徵DC、隔離物33N和開口 U。
圖6是在剝離了光致抗蝕劑圖形PR1、 PR2、 PR3和PR4之後的圖5 的器件30的平面圖，由此暴露了虛設特徵DD、 DE、 DF和DG，除了窄 間隔Sl所限定的區域之外虛設特徵DD、 DE、 DF和DG由一系列窄、硬 掩模側壁隔離物18N (類似於隔離物30N、 31N、 32N和33N)所界定， 在窄間隔S1中由硬掩模，超寬隔離物18W界定鄰近的側壁。具體而言， 圖6示出了步驟E和F的結果，窄隔離物18N和兩個超寬隔離物18W在 器件30的虛設特徵DD、 DE、 DF和DG的周邊上。在形成了兩個超寬隔 離物18W的地方，通過寬度W1隔開鄰近的虛設特徵。也就是說，虛設特 徵DD與DE之間的間隔以及虛設特徵DF與DG之間的間隔為寬度Wl。 然而，虛設特徵DE與DF之間最近的寬度為寬度W2 (此處虛設特徵DE 與DF互相鄰近)，對於形成超寬隔離物18W而言，該寬度W2距離過大。
12步驟G
圖1G示出了在根據圖2示出的流程圖所示例的本發明的步驟G之後 的圖1F的器件10,剝離虛設特徵DA、 DB和DC,暴露了在窄側壁隔離 物30N、 31N、 32N和33N側旁和超寬隔離物18W側旁的覆層14的頂表 面。器件10由跨覆層14的相間隔的單超寬隔離物18W和四個窄(硬il^莫、 側壁)隔離物30N、 31N、 32N和33N所覆蓋。在超寬隔離物18W的左側 替代虛設特徵DA的是向下到覆層14的表面的新開口 Q，在新開口 Q的 左側是單窄隔離物30N接著便是間隔P。在超寬隔離物18W的右側是向下 到覆層14的表面的替代虛設特徵DB的開口 R，接著是隔離物31N，寬開 口 S，另一隔離物32N，向下到覆層14的表面的替代虛設特徵DB的開口 T和開口 U。
優選地，通過水硝酸(HN03)溶液或KOH溶液來剝離虛設特徵。 圖7是圖6的器件30的平面圖，其示出了在步驟G之後暴露了覆層 14的頂表面的幾個區域。更具體而言，虛設特徵DD、 DE、 DF和DG的 去除暴露了在其之下的各覆蓋區域14D、 14E、 14F和14G中的覆層14的 頂表面，其由窄側壁隔離物18N和超寬隔離物18W所定界。 步驟H
圖1H示出了在各向異性蝕刻覆層14從而以構圖的硬掩模的圖形形成 了覆蓋掩模之後的圖1G的器件10。根據通過圖2中的流程圖示例的本發 明的步驟H，由在窄側壁隔離物30N、31N、 32N和33N之下的窄部件40N、 41N、 42N和43N和在寬側壁隔離物18W之下的寬覆蓋掩才莫部件44W形 成覆蓋掩模。在開口 P、 Q、 R、 S、 T和U之下暴露了襯底12的頂表面。
優選地，在等離子體條件下在包含等離子體條件下的氣體例如CHF3、 CH2F2、或CHyF的室中通過反應離子蝕刻(RIE)進行氮化矽覆層14的 蝕刻。
圖8是圖7的器件30的平面圖，其示出了步驟H的結果。覆蓋區域 14D、 14E、 14F和14G的去除暴露了其下的各襯底區域12D、 12E、 12F 和12G的頂表面，由窄側壁隔離物18N和超寬隔離物18W所定界。圖ll示出了在根據圖2示出的流程圖所示例的本發明的步驟I之後的 圖1H的器件10，剝離硬掩模隔離物18N和18W,暴露襯底12的頂表面 接著以覆蓋掩才莫窄部件40N、 41N、 42N和43N和覆蓋掩模寬部件44W的 圖形來蝕刻襯底，從而將開口 P、 Q、 R、 S、 T和U向下延伸至襯底12 中以形成淺溝槽隔離(STI)溝槽P，、 Q，、 R，、 S，、 T，和U，。
優選地，在包含等離子體條件下的氯的室中通過反應離子蝕刻(RIE) 來蝕刻襯底12的矽。圖9示出了在步驟I之後的圖8的器件30，剝離硬 掩模隔離物18N和18W，暴露窄覆層掩模部件14N和寬覆層掩模部件 14W,然後向下蝕刻至在部件14N/14W側旁的村底中，由此在襯底12中 形成溝槽12'、 12D，、 12E，、 12F，和12G，。
圖1J示出了在這樣的步驟之後的圖II的器件IO，澱積由二氧化矽或 類似的介質材料構成的均厚、淺溝槽隔離(STI)層20以過填充溝槽P，、 Q，、 R，、 S，、 T，和U，。另夕卜，作為選擇，才艮據通過圖2中的流程圖所示例 的本發明的步驟J， STI層20可以過填充開口 P、 Q、 R、 S、 T和U。
可以採用HDP (高密度等離子體)氧化方法形成STI層。優選地，在 室中實施HDP方法。
圖1K示出了根據圖2所示的流程圖所示例的本發明的步驟K的圖1J 的器件IO。可以通過化學枳械拋光(CMP)或類似的方法進行回蝕刻。結 果為，在溝槽P，、 Q，、 R，、 S，、 T，和U，中形成了平坦化的STI區域20P、 20Q、 20R、 20S、 20T、 20U，在側面STI區域20Q與20R之間的超寬隔 離物區域SW中在覆蓋掩模寬部件44W，之下形成了具有寬度Ww的超寬 溝道區域。
圖10示出了在圖2的步驟J之後的圖9的器件30,以STI介質20D、 20E、 20F和20G填充襯底12中的溝槽12'， 12D，、 12E，、 12F，和12G，， 然後以圖2的步驟K來平坦化。示出了窄覆層掩才莫部件14N和寬覆層掩才莫 部件14W已經被蝕刻以形成下窄覆層掩模部件14N，和寬覆層掩模部件 14W，。
圖1L示出了在根據圖2示出的流程圖所示例的本發明的步驟L之後的圖IK的器件IO，剝離掉覆層掩才莫特徵，留下在STI區域20P， 20Q， 20R， 20S， 20T和20U之間暴露的有源區域22W和22N。超寬溝道區域 22W用於在側面STI區域20Q與20R之間的SRAM器件的下拉電晶體。
圖11示出了在圖2的步驟L之後的圖10的器件30，其中從器件30 剝離下覆蓋掩模部件14N，和14W，，暴露襯底12中的窄有源區域22N和 用於下拉電晶體PD1/PD2的超寬有源區域22W。
圖12示出了在圖2的步驟M之後的圖11的器件30，其中已經在器 件30之上形成了用於下拉器件的柵極電極線路PD和用於傳輸門和下拉 FET器件特徵(未示出)的柵極電極線路G。對於虛線指示的標註為SRAM 的靜態隨機存取存儲器器件，示出了下拉器件PD1/PD2和上拉器件 PU1/PU2的位置。
圖13示出了在圖2的步驟N之後圖11的器件30，其中形成了接觸 Xl-X14。
圖14示出了器件40，其為圖13的器件30的修改，完整的SRAM單 元50的版圖，其包括位於虛線內的六個FET電晶體PG1、 PG2、 PU1、 PU2、PD1和PD2，通過消除了不是單元的一部分的柵極線路來強調SRAM 單元的結構。圖15示出了沿圖14的線15-15，獲得的截面，圖16是圖14 中示出的SRAM器件的示意性電路圖。
圖14示出了器件40，其為圖13的器件30的修改，通過消除不與其 連接的柵極線路來強調SRAM器件的版圖。示出了截線15-15，延伸穿過傳 輸門電晶體PG1。在附圖中心的虛線內示出了 SRAM電路50的版圖。
圖16示出了圖14的SRAM電路50的電路圖。參考圖14和16， 一 個內部節點IN1通過有源區域53互連傳輸門電晶體PG1的漏極，通過有 源區域51互連上拉電晶體PU1的漏極，通過有源區域52互連下拉電晶體 PD1的漏極。另一內部節點IN2通過有源區域56互連傳輸門電晶體PG2 的漏極，通過有源區域54互連上拉電晶體PU2的漏極，通過有源區域55 互連下拉電晶體PD2的漏極。將上拉電晶體PU1和上拉電晶體PU2的源 極連接到電壓Vdd。將下拉電晶體PD1和下拉電晶體PD2的源極連接到接地電壓VGND。互連電晶體PU1和PD2的柵極並互連電晶體PU2和PD1 的柵極。傳輸門電晶體PG1和PG2的柵極分別與字線WL1和WL2連接。 傳輸門電晶體PG1和PG2的源極分別與位線BL1和BL2連接。 電晶體PG1、 PU1和PD1
在附圖的下方左側的窄溝道22N上，在接觸X14之上並且在接觸XI1 的右側，形成傳輸門電晶體PG1，其漏極被連接到在兩個窄有源區域22N 與下方右側寬有緣區域22W的交叉處形成的內部節點IN1。在附圖的右側 的窄有源區域22N上，在左側的接觸X9與右側的接觸X10之間，形成上 拉電晶體PU1，其漏極同樣與內部節點IN1連接。在附圖的下方右側的寬 有源區域22W上，在接觸X12的左側，形成下拉電晶體PD1，其漏極同 樣與內部節點IN1連接。
電晶體PG2、 PU2和PD2
傳輸門電晶體PG2位於附圖的上方右側的窄有源區域22N上，在接 觸X2之下並在接觸X5的左側，其漏極被連接到在兩個窄有源區域22N 與上方左側的寬有緣區域22W的交叉處形成的內部節點N2。在附圖的左 側的窄有源區域22N上，在左側的接觸X7與右側的接觸X8之間，形成 上拉電晶體PU2，其漏極同樣與內部節點IN1連接。在附圖的上方左側的 寬有源區域22W上，在接觸X4的右側，形成下拉電晶體PD2，其漏極同 樣與內部節點IN1連接。
圖15是沿圖14中的線15-15，獲得的正視截面圖，示出了在矽半導體 襯底12上形成的傳輸門電晶體PG1，具有根據本發明形成的亞光刻窄溝 道22N。柵極電極疊層包括在襯底12的頂表面上形成的柵極氧化物層 GOX、由導電柵極矽化物層GS覆蓋的摻雜的多晶珪柵極導體。柵極電極 疊層的側壁由第一組保形L形介質隔離物SP1保護。在介質隔離物SP1 的側壁上形成第二組錐形(tapered)介質隔離物SP2。優選地，在襯底中 形成由摻雜珪化物構成源^l/漏極區域S/D，與側旁的第二隔離物SP1/SP2 自對準。形成由氮化矽構成的保形襯裡層覆蓋包括柵極電極疊層和源極/ 漏極區域S/D的器件。均厚層間介質層(ILD)覆蓋器件。示出了接觸Xll接觸源極區域s。
仍然參考圖14，具有上拉電晶體PU1/PU2和傳輸門電晶體PG1/PG2 的SRAM器件40具有亞光刻的溝道22。儘管下拉電晶體PD1/PD2的溝 道22W也可以是亞光刻的，但是溝道22W比傳輸門電晶體PG1/PG2的溝 道22寬。換句話說，SRAM器件40包括上拉電晶體PU1/PU2、下拉晶體 管PD1/PD2和傳輸門電晶體PG1/PG2，其中上拉電晶體PU1/PU2和傳輸 門電晶體具有亞光刻溝道寬度，並且上拉電晶體PU1/PU2的漏極分別與 SRAM內部節點IN1/IN2通過亞光刻有源區域22連接。
另外，在圖14中，半導體器件40包含具有不同寬度的特徵，包括窄 亞光刻特徵22和較寬的特徵22W，其中窄特徵22與較寬的特徵22W自 對準而沒有任何的光刻重疊誤差。
雖然根據上述特定的實施例描述了本發明，但是本領域的技術人員應 該認識到，可以在所附權力要求的精神和範圍內修改地實踐本發明，即 可以改變形式和細節而不脫離本發明的精神和範圍。因此，所有這樣的改 變都落入本發明的範圍內，並且本發明涵蓋下列權力要求的主旨。
工業適用性
本發明在半導體製造領域中是有用的，並可以用於超大規模集成 (VLSI)電路晶片，用於包括通信，電子，醫療儀器，航空等等的應用。
權利要求
1. 一種處理器件的襯底(12)的方法，包括以下步驟在所述襯底(12)上形成具有頂表面的覆層(14)；在所述覆層(14)的所述頂表面之上形成虛設層(DL)；以不同寬度的圖形構圖所述虛設部件(17)，並暴露所述虛設部件的側壁和在所述虛設部件(17)側旁的所述覆層(14)的所述頂表面的部分；澱積隔離物層(18)覆蓋所述構圖的虛設部件，並在間隔超過最小間隔的所述構圖的虛設部件(DA、DB、DC)的所述側壁的側旁形成包括側壁隔離物(30N、31N、32N、33N)的隔離物，並且在間隔小於所述最小間隔的所述構圖的虛設部件(DA、DB、DC)的側壁之間形成超寬隔離物(18W)；剝離所述構圖的虛設部件(DA、DB、DC)；暴露在所述隔離物(30N、31N、32N、33N)側旁的所述襯底(12)的部分；以及通過蝕刻所述襯底來構圖所述襯底(12)的暴露的部分。
2. 根據權利要求1的方法，包括在構圖所述虛設層(DL)之前，在 所述虛設層(DL)之上形成具有不同寬度的構圖的開口的構圖掩模。
3. 根據權利要求1的方法，其中所述虛設層(DL)包括多晶矽的均 厚層。
4. 根據權利要求1的方法，其中所述覆層(14 )包括氮化矽的均厚層。
5. 根據權利要求l的方法，其中所述隔離物層(18C)包括硬掩模材料。
6. 根據權利要求5的方法，其中所述隔離物層(18C)包括氧化矽。
7. 根據權利要求1的方法，其中澱積所述虛設層(DL)作為保形層, 形成由多晶矽構成的虛設掩模層。
8. 根據權利要求7的方法，其中包括通過RIE構圖進行構圖所述虛 設掩模層。
9.根據權利要求l的方法，其中通過RIE來蝕刻所述襯底(12)。
10，才艮據權利要求l的方法，包括以下步驟使用所述隔離物作為硬掩才莫將所^層形成為構圖的覆層；然後，使用所述覆層作為掩模通過RIE蝕刻所述襯底以形成隔離溝槽；然後，在所述器件上澱積隔離介質層過填充所述隔離溝槽；平坦化所述隔離介質；以及剝離所M層。
11. 一種處理器件的襯底的方法，包括以下步驟 在所述器件的所述襯底上形成覆層，所M層具有頂表面； 在所#層的所迷頂表面之上形成虛設層； 在所述虛設層之上形成具有不同寬度的構圖的開口的構圖掩模； 通過所述構圖的開口進行蝕刻延伸穿過所述虛設層以形成不同寬度的構圖的虛設部件，並暴露所述虛設部件的側壁和在所述虛設部件側旁的所 逸霞層的所述頂表面的部分；剝離所述構圖掩模以暴露所述構圖的虛設層的頂表面；在所述器件之上澱積保形隔離物層以覆蓋所迷構圖的虛設部件(DA、 DB、 DC)和所ii^層的暴露的表面；通過回蝕刻所述保形隔離物層形成亞光刻寬度圖形的第二圖形，在間 隔超過最小間隔的所述構圖的虛設部件的所述側壁的側旁形成包括側壁隔 離物的隔離物，並且在間隔小於所述最小間隔的所述構圖的虛"^殳部件的側 壁之間形成超寬隔離物；剝離所述構圖的虛設部件；使用所述隔離物作為硬掩模將所述覆層形成為構圖的覆層；以及 使用所述構圖的覆層構圖所述襯底，將凹陷蝕刻到所述襯底中。
12. 根據權利要求ll的方法，包括在蝕刻所述虛設層之前，在所述虛 設層之上形成具有不同寬度的構圖的開口的構圖掩模。
13. 根據權利要求ll的方法，其中所述虛設層包括多晶矽的均厚層。
14. 根據權利要求ll的方法，其中所^層包括氮化矽的均厚層。
15. 根據權利要求ll的方法，其中所述隔離物層包括硬掩模材料。
16. 根據權利要求ll的方法，其中所述隔離物層包括氧化矽。
17. 根據權利要求11的方法，包括將所述虛設層澱積為多晶矽的均 厚層。
18. 根據權利要求11的方法，包括通過RIE蝕刻所述襯底來構圖所 述襯底。
19. 根椐權利要求ll的方法，包括使用介質材料填充所述襯底中的所 述溝槽以在所述溝槽中使用所述介質材料形成淺溝槽隔離(STI)區域。
20. 根據權利要求19的方法，包括以下步驟通過氧化矽的高密度等離子體(HDP)澱積來澱積所述介質材料以覆 蓋所述器件；以及然後，平坦化所述介質材料以形成所述STI區域。
21. 根據權利要求17的方法，包括通過RIE構圖所述虛設掩模層。
22. 根據權利要求ll的方法，包括使用所述隔離物作為硬掩模將所述 覆層形成為構圖的覆層，然後使用所述覆層作為掩模通過RIE蝕刻所述襯 底。
23. —種具有上拉、下拉和傳輸門電晶體SRAM器件，其中所述上拉 電晶體和所述傳輸門電晶體具有亞光刻溝道寬度的溝道，並且所述上拉晶 體管的漏極與SRAM內部節點通過亞光刻有源區域連接。
24. 根據權利要求23的器件，其中所述上拉電晶體具有亞光刻溝道寬 度的溝道與所述下拉電晶體的較寬的有源區域互連。
25. 根據權利要求23的器件，其中所述下拉電晶體具有比所述上拉晶 體管和所述傳輸門電晶體寬的溝道寬度。
26. —種包含了具有不同寬度的亞光刻特徵的半導體器件，其中窄特 徵與寬特徵自對準而沒有任何的光刻重疊誤差。
27. 根據權利要求26的器件，其中所述器件包括具有亞光刻溝道寬度 的溝道的上拉和下拉電晶體的SRAM器件，所述上拉和下拉電晶體與所述 下拉電晶體的較寬的有源區域互連。
28. 根據權利要求27的器件，其中所述下拉電晶體具有比所述上拉晶 體管和所述傳輸門電晶體寬的溝道寬度。
29. —種才艮據權利要求26的具有上拉、下拉和傳輸門電晶體的器件， 其中所述上拉電晶體和所述傳輸門電晶體具有亞光刻溝道寬度的溝道，並 且所述上拉電晶體的漏極與SRAM內部節點通過亞光刻有源區域連接。
30. 根據權利要求27的器件，其中所述上拉電晶體具有亞光刻溝道寬 度的溝道與用於所述下拉電晶體的較寬的有源區域互連。
全文摘要
一種處理器件的襯底的方法，包括以下步驟。在所述襯底(12)之上形成覆層(14)。在所述覆層(14)之上形成虛設層(DL)，所述覆層具有頂表面。蝕刻所述虛設層(DL)以形成不同的寬度的構圖的虛設部件(DA、DB、DC)，並且暴露所述虛設部件的側壁(30N、31N、32N、33N)和在所述虛設部件側旁的所述覆層(14)的部分的所述頂表面。在所述器件之上澱積隔離物層(18C)覆蓋所述構圖的虛設部件(DA、DB、DC)和所述覆層(14)的暴露的表面。回蝕刻所述隔離物層(18C)，在間隔超過最小間隔的所述構圖的虛設部件(DA、DB、DC)的側壁的側旁形成側壁隔離物(30N、31N、32N、33N)並在間隔小於所述最小間隔的所述構圖的虛設部件的側壁之間形成超寬隔離物。剝離所述構圖的虛設部件。暴露在所述側壁隔離物(30N、31N、32N、33N)側旁的部分所述襯底。通過蝕刻所述襯底構圖所述襯底(12)的暴露的部分。
文檔編號H01L21/311GK101427355SQ200780014006
公開日2009年5月6日 申請日期2007年4月23日 優先權日2006年4月21日
發明者楊海寧 申請人:國際商業機器公司