一種用於橢圓密碼器的乘法器處理單元及乘法器的製造方法
2023-08-11 00:08:06 2
一種用於橢圓密碼器的乘法器處理單元及乘法器的製造方法
【專利摘要】本發明涉及一種用於橢圓密碼器的乘法器處理單元PE，包括計算單元、輸入端Bin、輸入端Cin、輸入端Xin、輸出端Bout、輸出端Cout及輸出端Xout，所述輸入端Bin、輸入端Cin及輸入端Xin分別輸入計算單元，經過計算處理後自所述計算單元的所述輸出端Bout、輸出端Cout及輸出端Xout輸出，所述計算單元中Bin、Xin進行循環左移d位，其循環左移d位為：Bout＝Bin＜＜d，Xout＝Xin＜＜d，計算單元中Bin、Xin的運算值與Cin進行循環右移d位相加，其公式為：Cout＝Cin＞＞d+L(Bin，Xin)，其中，Cin是上一個處理單元PE的結果，對於第一個處理單元PE Cin初始為零，Cout是處理單元PE計算輸出乘積的結果，作為下一個處理單元PE的輸入，d表示為數位長度，k表示為分的段數，L為運算標識。通過在計算時進行移位處理和J函數的計算，使得處理單元運算速度快，計算複雜度低，使得密碼器的性能提高。
【專利說明】一種用於橢圓密碼器的乘法器處理單元及乘法器
【技術領域】
[0001]本發明屬於數字編碼領域，尤其涉及一種有限域適用於橢圓密碼器的乘法器處理 單元及乘法器。
【背景技術】
[0002] 最近幾年，有限域運算的有效、高性能和低複雜度設計及其應用已經得到了很 多關注。例如，密碼器的算法和系統需要滿足美國國家標準和技術研究院（National Institute of Standards and Technology，NIST)和美國電氣和電子工程師協會 (Institute of Electrical and Electronics Engineers，IEEE)提出的安全要求，以降 低潛在的攻擊，確保硬體安全。密碼器的一個重要方面是在降低成本同時抵禦邊信道攻擊 (side-channel attacks)。在工業界，錯誤檢測研究領域得到很多重視，例如文獻[3-6]， 也可以從基於錯誤分析和邊信道攻擊的攻擊密碼系統中看出。在實際應用中，原有設計往 往需要增加額外開銷，因此他們需要有效的設計，能夠容忍和承擔這種額外開銷。近來， 橢圓密碼器作為一種有效的技術，滿足公鑰密碼要求，已經在很多高性能和安全限制應用 方面得到實施。例如，該算法能夠充分利用移動無線自組網（Mobile Ad hoc NETworks， MANETs)，有效地提供可信度和完整性檢查。這種檢查不需要考慮物理層面安全是否具有危 險·橢圓曲線密碼器是一種基於有限域上橢圓曲線代數結構的方法，該方法的運算操作決 定了基於橢圓曲線密碼器的密碼系統的有效性。因此，許多研究工作已經關注在運算單元 的有效、低複雜度和好性能設計，這些單元用於橢圓曲線密碼器和公鑰加密算法（RSA)的 密碼系統中。最近高斯正規基乘法器（Gaussian normal basis,GNB)已經廣泛應用到計算 橢圓曲線密碼器中點乘法（也可稱之為標量乘法）。值得注意的是，這種運算不僅需要有效 的性能，而且在時序約束應用中，它的實現必須是高性能。
[0003] 在大型的二位元場中，域乘法可以通過脈動陣列方法，設計得到高速且規則的超 大規模集成電路實現。脈動陣列不會遇到非規則電路設計。換句話說，對於二位元場中的不 同選擇，它們的硬體結構單元式非常相似的。其同時性、輸入輸出的平衡性以及簡單有規則 的設計等特點，使之適用於高性能應用。儘管在需要高速結構應用中，脈動架構得到了廣泛 使用，但通常是以其面積複雜度可接受為ill提。例如，文獻[16]提出一種優化基脈動乘法 器，該乘法器具有很強規則性，能夠用數字串行方式實現。這種脈動乘法器已經在文獻[17] 在可配置硬體上得到高性能實現。
[0004] [3]A. Yazdani, H. Sepahvand, M. Crow, and M. Ferdowsi, ^Fault Detection and Mitigation in Multilevel Converter STATCOMs,IEEE Trans. Ind. Electron. , vol. 58, no. 4, pp. 1307-1315,2011.
[0005] [4] M. A. Rodr Aguez-Blaneo，A. Cl audi o-Sanchez，D· The i 11 i o 1， L.Vela-Valdes，P. Sibaja-Teran，L. Hernandez-Gonzalez，and J. Aguayo-Alquicira，"A Failure-Detection Strategy for IGBT Based on Gate-Voltage Behavior Applied to a Motor Drive System,IEEE Trans. Ind. Electron. , vol. 58, no. 5, pp. 1625-1633,2011.
[0006] [5]Τ· A. Najafabadi，F. R. Salmasi，and P. Jabehdar-Maralani，"Detection and Isolation of Speed-, DC-Link Voltage-, and Current-Sensor Faults Based on an Adaptive Observer in Induction-Motor Drives,-- IEEE Trans. Ind. Electron. ,vol. 58, no. 5, pp. 1662-1672,2011.
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【發明內容】
[0010] 本發明提供一種用於橢圓密碼器的乘法器處理單元，旨在解決現有處理單元計算 速度慢、運算時間長的問題。
[0011] 本發明是這樣實現的，一種用於橢圓密碼器乘法器的處理單元，該乘法器處理單 元PE包括計算單元、輸入端Bin、輸入端Cin、輸入端Xin、輸出端Β_、輸出端及輸出端X_， 所述輸入端Bin、輸入端Cin及輸入端Xin分別輸入計算單元，經過計算處理後自所述計算單 元的所述輸出端、輸出端(； ut及輸出端輸出，所述計算單元中Bin、Xin進行循環左移 d位，其循環左移d位為：B。^ = Bin < < d, XQUt = Xin < > d+L(Bin，Xin)，其中，Cin是上一個處理 單元PE的結果，對於第一個處理單元PE的C in初始為零,(；ut是處理單元PE計算輸出乘積 的結果,作為下一個處理單元PE的輸入，d表示為數位長度，k表示為分的段數，L為運算標 識。
[0012] 本發明的另一目的在於提供一種一維乘法器，該一維乘法器包括k個權利要求1 所述的乘法器處理單元PE及一個累加電路AC，所述k個處理單元PE串聯後連接所述累 加電路AC，每個PE的輸入端是由上個PE的計算輸出得到，首個PE的輸入三個參數分別 是BoA，…，Β^Ο,Ο，…，〇、 Xq，Xi，…，Xn_i，其中，X由A移位得到，其輸出計算公式為： Cf = + -+C^〇M =(((^ ι}^ + ?, 2)2% · ·-f14 + ^ 〇：
[0013] 本發明的進一步技術方案是：所述累加電路AC包括加法單元、暫存單元及移位單 元，所述移位單元輸出端連接所述加法單元輸入端，所述加法單元輸出端連接所述暫存單 元輸入端，所述暫存單元輸出端連接所述移位單元輸入端，所述累加電路對k個PE處理單 元一次計算的結果進行移位並與k個PE處理單元的下一次輸出結果相加。
[0014] 本發明的另一目的在於提供一種二維乘法器，該二維乘法器包括k個權利要求2 或3中所述的一維乘法器、2k-2個CS模塊、k-Ι個累加電路AC1及累加電路AC2, k個所述 一維乘法器並聯，首個所述一維乘法器輸出端連接首個所述累加電路AC1的移位單元，k-1 個所述累加電路AC1串聯，第k-1個所述累加電路AC1與所述累加電路AC2串聯，第二個至 第k-Ι個所述一維乘法器的輸出端分別與一個所述k-Ι個累加電路連接，第二個至第k-1 個所述一維乘法器的輸入B端、X端分別連接一個所述CS模塊，首個所述一維乘法器的輸 入端直接輸入，其運算公式為：+··.+￡；；_。
[0015] 本發明的進一步技術方案是：所述累加電路AC1包括移位單元及加法單元，所述 移位單元輸出端連接所述加法單元輸入端，所述累加電路AC1對輸入進行移位並與相連所 述一維乘法器輸出結果相加輸出，所述移位單元循環右移kd位。
[0016] 本發明的進一步技術方案是：所述累加電路包括移位單元、加法單元及暫存單元， 所述移位單元輸出端連接所述加法單元輸入端，所述加法單元輸出端連接所述暫存單元， 所述暫存單元輸出端連接所述加法單元的輸入端，所述移位單元對輸入數值循環右移k 2d 位。
[0017] 本發明的進一步技術方案是：所述CS模塊用於對輸入的數值進行循環右移kd位。
[0018] 本發明的進一步技術方案是：
[0019] 本發明的有益效果是：通過在計算時進行移位處理和J函數的計算，使得處理單 元運算速度快，計算複雜度低，使得密碼器的性能提高。本發明是基於脈動陣列結構提出的 一種乘法器，因此易於在VLSI系統上實現，具有低延遲，高性能特性。
【專利附圖】
【附圖說明】
[0020] 圖1是本發明依據的DL-PIP0 GNB乘法器電路；
[0021] 圖2是本發明實施例提供的處理單元PE的結構圖；
[0022] 圖3是本發明實施例提供的一維乘法器電路；
[0023] 圖4是本發明實施例提供的二維乘法器電路。
【具體實施方式】
[0024]圖2示出了本發明提供的用於橢圓密碼器乘法器的處理單元，該乘法器處理單元 PE包括計算單元、輸入端Bin、輸入端Cin、輸入端Xin、輸出端Β_、輸出端(； ut及輸出端XMt， 所述輸入端Bin、輸入端Cin及輸入端X in分別輸入計算單元，經過計算處理後自所述計算單 元的所述輸出端Β_、輸出端COTt及輸出端輸出，所述計算單元中B in、Xin進行循環左移 d位，其循環左移d位為：= Bin << d，XQUt = Xin < > d+L (Bin，Xin)，其中，Cin是上一個處 理單元PE的結果，對於第一個處理單元PE的C in初始為零，(；ut是處理單元PE計算輸出乘 積的結果，作為下一個處理單元PE的輸入，d表示為數位長度，k表示為分的段數，L為運算 標識。通過在計算時進行移位處理和j函數的計算，使得處理單元運算速度快，計算複雜度 低，使得密碼器的性能提高。
[0025]圖3示出了本發明的另一目的在於提供一種一維乘法器，該一維乘法器包括k個 權利要求1所述的乘法器處理單元PE及一個累加電路AC，所述k個處理單元PE串聯後連 接所述累加電路AC，每個PE的輸入端是由上個PE的計算輸出得到，首個PE的輸入三個參 數分別是B。^，…，Β^Ο,Ο，，…，Xn_i，其中，X由A移位得到，其輸出計算公 式為：C = A + + …+ C"2-廣 f (((C；,])2; +)2% …產 + 〇:
[0026] 所述累加電路AC包括加法單元、暫存單元及移位單元，所述移位單元輸出端連接 所述加法單元輸入端，所述加法單元輸出端連接所述暫存單元輸入端，所述暫存單元輸出 端連接所述移位單元輸入端，所述累加電路對k個PE處理單元一次計算的結果進行移位並 與k個PE處理單元的下一次輸出結果相加。
[0027]圖4示出了本發明的另一目的在於提供一種二維乘法器，該二維乘法器包括k個 權利要求2或3中所述的一維乘法器、2k-2個CS模塊、k-Ι個累加電路AC1及累加電路 AC2, k個所述一維乘法器並聯，首個所述一維乘法器輸出端連接首個所述累加電路AC1的 移位單元，k-1個所述累加電路AC1串聯，第k-Ι個所述累加電路AC1與所述累加電路AC2 串聯，第二個至第k-Ι個所述一維乘法器的輸出端分別與一個所述k-l個累加電路連接，第 二個至第k-Ι個所述一維乘法器的輸入B端、X端分別連接一個所述CS模塊，首個所述一 維乘法器的輸入端直接輸入，其運算公式為：+ef % c^T2%
[0028] 所述累加電路AC1包括移位單元及加法單元，所述移位單元輸出端連接所述加法 單元輸入端，所述累加電路AC1對輸入進行移位並與相連所述一維乘法器輸出結果相加輸 出，所述移位單元循環右移kd位。
[0029] 所述累加電路包括移位單元、加法單元及暫存單元，所述移位單元輸出端連接所 述加法單元輸入端，所述加法單元輸出端連接所述暫存單元，所述暫存單元輸出端連接所 述加法單元的輸入端，所述移位單元對輸入數值循環右移k2d位。
[0030] 所述CS模塊用於對輸入的數值進行循環右移kd位。
[0031] 下面使用分解方法以取得兩種新的數位GNB乘法器。
[0032]取 W ?肩2 | 作為 GF(2m)的正規基（Normal basis，NB)，其中 β eGF(2m)。β是GF(2m)中的一個正規元素，這樣的集合是GF(2n)的正規基。取m和 T為正整數，使得p = mT+Ι為一個質數並且gCd(mT/k, m) = 1，其中k是2模p的乘法階 數。取α為在GF(2n)中的一個mT+Ι階的單位原根。在'中，對於任何T階單位原根τ， 生成一個基於GF⑵的二位元場GFO正規基該基也 叫做T型聞斯正規基底（Gaussian normal basis, GNB)。GNB乘法器的複雜度（時間和空 間上）依賴於它們的型號T > 1。NIST建議了五種二位元場，這五種元場是m = 163,233， 283,4〇9和571。這五種元場的1'都是偶數，分別為4,2,6,4和10。
[0033] GNB乘法計算是基於文獻[18]中的乘法矩陣。取A = (aQ，ai，…，a^)，B =(b。，h，…，bn-J為兩個在GF(2n)上的T型GNB元素。它們在GF(2m)中的乘積可以表 ml 示成： = (乂 Ο (5《丨))十Σ U ? ζ·) Θ只/.萬)， ⑴ ：|=；1：
[0034] 其中，邱(2)
[0035] 這裡（X < ^θγ = (^+^0,…+ivt)代表對χ和γ的係數進行按位與，按位異或運算。 有限域乘法可設計成位級（空間複雜度〇(m)和時間複雜度0(m))，數位級別（空間複雜度 0(md)和時間複雜度〇(m/d))和位並行（空間複雜度〇(m2)和時間複雜度為〇(1))架構。 [00 36]近來，低複雜度的數位級並行輸入並行輸出（digit-level parallel-in parallel-out, DL-PIPO)的GNB乘法器被文獻[18] [19] [20]提出，其中文獻[20]是 最優的。DL-PIP0架構如圖1所示。我們可以看到，在這個乘法器中，兩個操作數a和 B(預先已經存入寄存器，中）都應該在整個計算過程中保留，並且結果應該在 經過.,f = :「m: J Λ ?:個時鐘周期後同時獲得。注意到對於一個給定的場大小，數位 寬度d應被合理選擇以減低時間和空間複雜度。數位級的GNB乘法器的時間複雜度是 手面積複雜度是dm個細邏輯門和
【權利要求】
1. 一種用於橢圓密碼器的乘法器處理單元PE，其特徵在於，該乘法器處理單元PE包括 計算單元、輸入端B in、輸入端Cin、輸入端Xin、輸出端Β_、輸出端及輸出端，所述輸入 端B in、輸入端Cin及輸入端Xin分別輸入計算單元，經過計算處理後自所述計算單元的所述 輸出端B wt、輸出端(；ut及輸出端Xwt輸出，所述計算單元中Bin、X in進行循環左移d位，其循 環左移d位為：B。^ = Bin < < d, X。^ = Xin < > d+L(Bin，Xin)，其中，Cin是上一個處理單元PE 的結果，對於第一個處理單元PE的Cin初始為零，Cwt是處理單元PE計算輸出乘積的結果， 作為下一個處理單元PE的輸入，d表示為數位長度，k表示為分的段數，L為運算標識。
2. -種一維乘法器，其特徵在於，該一維乘法器包括k個權利要求1所述的乘法器 處理單元PE及一個累加電路AC，所述k個處理單元PE串聯後連接所述累加電路AC， 每個PE的輸入端是由上個PE的計算輸出得到，首個PE的輸入三個參數分別是B。， Bi，…，Β^Ο,Ο，一HXi，…，Xn_i，其中，X由A移位得到，其輸出計算公式為：
3. 根據權利要求2所述的一維乘法器，其特徵在於，所述累加電路AC包括加法單元、 暫存單元及移位單元，所述移位單元輸出端連接所述加法單元輸入端，所述加法單元輸出 端連接所述暫存單元輸入端，所述暫存單元輸出端連接所述移位單元輸入端，所述累加電 路對k個PE處理單元一次計算的結果進行移位並與k個PE處理單元的下一次輸出結果相 加。
4. 一種二維乘法器，其特徵在於，該二維乘法器包括k個權利要求2或3中所述的一維 乘法器、2k-2個CS模塊、k-Ι個累加電路AC1及累加電路AC2, k個所述一維乘法器並聯，首 個所述一維乘法器輸出端連接首個所述累加電路AC1的移位單元，k-Ι個所述累加電路AC1 串聯，第k-Ι個所述累加電路AC1與所述累加電路AC2串聯，第二個至第k-Ι個所述一維乘 法器的輸出端分別與一個所述k-Ι個累加電路連接，第二個至第k-Ι個所述一維乘法器的 輸入B端、X端分別連接一個所述CS模塊，首個所述一維乘法器的輸入端直接輸入，其運算 公式為：
5. 根據權利要求4所述的二維乘法器，其特徵在於，所述累加電路AC1包括移位單元及 加法單元，所述移位單元輸出端連接所述加法單元輸入端，所述累加電路AC1對輸入進行 移位並與相連所述一維乘法器輸出結果相加輸出，所述移位單元循環右移kd位。
6. 根據權利要求5所述的二維乘法器，其特徵在於，所述累加電路包括移位單元、加法 單元及暫存單元，所述移位單元輸出端連接所述加法單元輸入端，所述加法單元輸出端連 接所述暫存單元，所述暫存單元輸出端連接所述加法單元的輸入端，所述移位單元對輸入 數值循環右移k 2d位。
7. 根據權利要求6所述的二維乘法器，其特徵在於，所述CS模塊用於對輸入的數值進 行循環右移kd位。
【文檔編號】G06F7/52GK104252332SQ201410414896
【公開日】2014年12月31日 申請日期:2014年8月20日 優先權日:2014年8月20日
【發明者】潘正祥, 楊春生, 李秋瑩, 閆立軍, 蔡正富 申請人:哈爾濱工業大學深圳研究生院, 艾美特電器（深圳）有限公司