一種快閃記憶體晶片漏電失效分析的方法

2023-08-10 22:19:01 3

一種快閃記憶體晶片漏電失效分析的方法
【專利摘要】本申請一種快閃記憶體晶片位線間漏電失效分析的方法，涉及晶片失效分析領域，通過採用非破壞性分析工藝，將FIB切分工藝和奈米級探針量測工藝相結合，在完全不破壞前端工藝所有材料的狀況下，直接定位出失效的栓塞處，且其可檢測位於栓塞不同位置的橋連(如位於栓塞頂部、中間或其他任何位置處的橋連)，並能夠獲得較好的TEM樣品，以便於後續TEM的精準觀測，即在有效提高失效分析的可靠性的同時，還能大大降低失效分析所花費的時間及工藝成本等。
【專利說明】一種快閃記憶體晶片漏電失效分析的方法

【技術領域】
[0001] 本發明涉及晶片失效分析領域，具體涉及一種快閃記憶體晶片位線間漏電失效分析的方 法。

【背景技術】
[0002] 傳統的各種類型快閃記憶體晶片（如鏡像比特（Mirror Bit)型快閃記憶體晶片或浮柵 (Floating Gate)型快閃記憶體晶片等）中，其最小存儲單元均是基於單個M0S場效應電晶體，並 在一個物理區塊中，通過利用最底層金屬層（Ml)將所有列向的M0S場效應電晶體的漏極鎢 栓塞（Plug)連在一起，以構成位線（Bit Line,簡稱BL)。
[0003] 其中，對於浮柵（Floating Gate)型快閃記憶體晶片，一條最底層金屬層（Ml)上連接有多 達512個M0S場效應電晶體的漏極鎢栓塞（Plug)，且在物理區塊內任何兩個相鄰的M0S場 效應電晶體的漏極鎢栓塞（Plug)產生橋連（Bridge)時，均會造成位線（BL)之間的漏電失 效，進而影響產品的性能。
[0004] 目前，針對可疑的漏電失效樣品的分析方法主要為：（1)先研磨樣品至其最底層 金屬層（Ml)的中下部，再利用阻擋層酸和緩衝氧化物蝕刻劑（Buffer Oxide Etching,簡稱 Β0Ε)進行處理後，觀察栓塞頂部是否有橋連（該種分析方法（1)主要針對由於化學機械拋 光（Chemical Mechanical Polishing，簡稱CMP)製程不足而導致的粘附層（Glue Layer)產 生的橋連（Bridge)) ;(2)首先研磨樣品至其栓塞（Pulg)的頂部，然後再利用反應離子蝕 刻工藝（Reactive Ion Etching,簡稱RIE)，通過控制反應時間來一步一步地處理，以實現從 上到下的觀察栓塞之間是否有橋連（該種分析方法（2)主要針對由於層間介電層（Inter Layer Dielectrics,簡稱ILD)製程空洞或者缺陷空洞而引起的金屬鶴擴散或Ti/TiN(鈦/ 氮化鈦）擴散，進而導致的鎢栓塞橋連。
[0005] 其中，上述的針對可疑漏電失效樣品進行的失效分析方法中，均需要對最底層金 屬層（Ml)上與其連接的所有鎢栓塞進行SEM(掃描電子顯微鏡）觀察，尤其是在65納米及 其以下的工藝中，還需要藉助放大倍數不低於10萬倍儀器才能找到存在橋連（Bridge)的 栓塞，而在找到存在橋連（Bridge)的栓塞之後，再用FIB(聚焦離子束）將樣品切成薄片， 以便於放到TEM(透射電子顯微鏡）上進行觀察分析，即需要花費大量的時間和成本進行上 述的失效分析工藝。
[0006] 另外，對於鶴栓塞頂部粘附層（Glue Layer)產生的橋連，在對失效樣品進行研磨 後，要使用阻擋層酸和Β0Ε對樣品進行溼法處理，而在上述的溼法處理過程中會將栓塞頂 部及其周圍的金屬及氧化物去除，進而使得在後續採用FIB(聚焦離子束）製備TEM(透射 電子顯微鏡）樣品的過程中，需要對失效樣品鍍矽氧化物或碳作保護層，以保證最終的TEM 觀察能夠獲得比較好的Bridge對比度。但目前很多機臺都只配備鍍金屬的功能，即只能鍍 金屬來作為保護層，就使得製備的樣品上粘附層（Glue Layer)被金屬包裹，進而降低了 TEM 樣品的對比度，甚至要藉助於Ti/TiN的輪廓才能完成對TEM樣品的分析。
[0007] 同樣，對於製程能力不足或缺陷引起的空洞而引起的鎢栓塞橋連的狀況，尤其產 生的空洞非常小和/或僅有Ti/TiN的擴散引起的橋連時，由於SEM觀察的對比度很弱，且 極易錯過Bridge失效地址，進而使得失效分析無法獲取異常結果（NAF，即沒有發現異常）； 同時RIE的處理本身帶有轟擊性，可能會把細絲狀Bridge的Ti/TiN去除掉，直接導致後續 的結果為NAF。
[0008] 總之，目前針對快閃記憶體晶片可疑的漏電失效樣品的分析方法中，均是破壞性分析，即 在進行分析過程中均會對樣品的ILD造成一定的損傷，進而大大降低了失效分析的可靠 性,且花費的時間和工藝成本均較大。


【發明內容】

[0009] 本申請記載了一種快閃記憶體晶片漏電失效分析的方法，可應用於快閃記憶體產品前端工藝導 致的漏電失效（如位線（BL)間漏電導致的失效）的分析工藝中，該方法包括以下步驟：
[0010] 步驟S1 :提供一設置有金屬層和若干存儲單元的待分析樣品，且所述若干存儲單 元的漏極均分別通過栓塞與所述金屬層連接；
[0011] 步驟S2 :研磨所述待分析樣品至所述金屬層的上表面；
[0012] 步驟S3 :進行切分工藝，以獲取至少兩個切分待分析樣品；
[0013] 步驟S4 :對每個所述切分待分析樣品進行量測工藝，以獲取存在橋連的切分待分 析樣品；
[0014] 步驟S5 :判斷所述存在橋連的切分待分析樣品中是否僅包括一個測試單元，
[0015] 若所述存在橋連的切分待分析樣品中包括兩個或兩個以上的所述測試單元，則繼 續進行步驟S3 ;
[0016] 步驟S6 :將所述存在橋連的切分待分析樣品切成TEM樣品，繼續進行失效觀察分 析工藝；
[0017] 其中，所述每個測試單元均包括至少兩個相鄰的存儲單元，且該測試單元中所有 的存儲單元共同構成所述量測工藝的最小量測單元。
[0018] 上述的快閃記憶體晶片漏電失效分析的方法，其中，所述待分析樣品為鏡像比特型快閃記憶體 晶片或浮柵型快閃記憶體晶片。
[0019] 上述的快閃記憶體晶片漏電失效分析的方法，其中，每個所述存儲單元均包括一個M0S 場效應電晶體。
[0020] 上述的快閃記憶體晶片漏電失效分析的方法，其中，所述金屬層為所述待分析樣品的底 層金屬層，且在該待分析樣品的一個物理區塊中，所有列向的M0S場效應電晶體的漏極均 通過一所述栓塞與所述底層金屬層連接，以構成位線結構。
[0021] 上述的快閃記憶體晶片漏電失效分析的方法，其中，在相鄰的兩存儲單元之間進行所述 切分工藝。
[0022] 上述的快閃記憶體晶片漏電失效分析的方法，其中，採用奈米級探針進行所述量測工藝。
[0023] 上述的快閃記憶體晶片漏電失效分析的方法，其中，所述步驟S4還包括：
[0024] 步驟S41 :根據工藝需求設置一電流參考值；
[0025] 步驟S42 :對所述切分待分析樣品進行量測工藝，獲取該切分待分析樣品上的電 流值；
[0026] 步驟S43 :判斷所述電流值是否大於所述電流參考值，
[0027] 若所述電流值不大於所述電流參考值，則選取另一所述切分待分析樣品，繼續步 驟 S42 ;
[0028] 步驟S44 :將所述切分待分析樣品設置為存在橋連的切分待分析樣品，並繼續選 取一未進行量測工藝的切分待分析樣品，繼續步驟S42。
[0029] 上述的快閃記憶體晶片漏電失效分析的方法，其中，採用二分法進行所述切分工藝。
[0030] 上述的快閃記憶體晶片漏電失效分析的方法，其中，所述TEM樣品包括存在橋連的栓塞 結構。
[0031] 上述的快閃記憶體晶片漏電失效分析的方法，其中，採用聚焦離子束將所述存在橋連的 切分待分析樣品切成所述TEM樣品。
[0032] 綜上所述，本申請一種快閃記憶體晶片漏電失效分析的方法，通過採用非破壞性分析工 藝，將FIB切分工藝和奈米級探針量測（Nano Prober)工藝相結合，在完全不破壞前端工藝 所有材料的狀況下，直接定位出失效的栓塞處，且其可檢測位於栓塞不同位置的橋連（如 位於栓塞頂部、中間或其他任何位置處的橋連），並能夠獲得較好的TEM樣品，以便於後續 TEM的精準觀測，即在有效提高失效分析的可靠性的同時，還可能大大降低失效分析所花費 的時間及工藝成本等。

【專利附圖】

【附圖說明】
[0033] 通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明及其特徵、夕卜 形和優點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。並未刻意按照比例 繪製附圖，重點在於示出本發明的主旨。
[0034] 圖1?4為本申請實施例中一種快閃記憶體晶片漏電失效分析的方法的流程結構示意 圖；
[0035] 圖5是圖1中所示結構的側視圖。

【具體實施方式】
[0036] 在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然 而，對於本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以 實施。在其他的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進 行描述。
[0037] 應當理解的是，本發明能夠以不同形式實施，而不應當解釋為局限於這裡提出的 實施例。相反地，提供這些實施例將使公開徹底和完全，並且將本發明的範圍完全地傳遞給 本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被誇大。自始至終 相同附圖標記表示相同的元件。
[0038] 應當明白，當元件或層被稱為"在...上"、"與...相鄰"、"連接到"或"耦合到"其 它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層， 或者可以存在居間的元件或層。相反，當元件被稱為"直接在...上"、"與...直接相鄰"、 "直接連接到"或"直接耦合到"其它元件或層時，則不存在居間的元件或層。應當明白，儘管 可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、 層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部 分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元 件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。
[0039] 空間關係術語例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與 其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使 用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然後，描述為"在其它元件下 面"或"在其之下"或"在其下"元件或特徵將取向為在其它元件或特徵"上"。因此，示例性 術語"在...下面"和"在...下"可包括上和下兩個取向。器件可以另外地取向（旋轉90 度或其它取向）並且在此使用的空間描述語相應地被解釋。
[0040] 在此使用的術語的目的僅在於描述具體實施例並且不作為本發明的限制。在此使 用時，單數形式的"一"、"一個"和"所述/該"也意圖包括複數形式，除非上下文清楚指出 另外的方式。還應明白朮語"組成"和/或"包括"，當在該說明書中使用時，確定所述特徵、 整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操 作、元件、部件和/或組的存在或添加。在此使用時，術語"和/或"包括相關所列項目的任 何及所有組合。
[0041] 為了徹底理解本發明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便 闡釋本發明的技術方案。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本 發明還可以具有其他實施方式。
[0042] 本申請一種快閃記憶體晶片漏電失效分析的方法，可應用於快閃記憶體產品前端工藝導致的漏 電失效（如位線（BL)間等結構漏電而導致晶片失效）的分析工藝中，下面就以位線（BL) 間漏電而導致晶片失效進行舉例說明，其他類似原因導致晶片失效的分析可具體參照以下 記載的內容。
[0043] 圖1?4為本申請實施例中一種快閃記憶體晶片漏電失效分析的方法的流程結構示意 圖；如圖1?4所示，本實施例中的快閃記憶體晶片漏電失效分析的方法具體包括：
[0044] 步驟S1，根據失效分析的工藝需求，提供一由於位線間漏電而導致失效的待分析 樣品，優選的為鏡像比特（Mirror Bit)或浮柵（Floating Gate)等類型的快閃記憶體晶片，且該分 析樣品中有金屬層（優選的為底層金屬層Ml)和若干存儲單元（優選的為M0S場效應晶體 管），而該若干存儲單元均分別通過栓塞與金屬層連接。
[0045] 優選的，參加圖1和圖5所示，該待分析樣品包括襯底11，在該襯底11上設置有 淺溝槽隔離（STI) 16,相鄰的兩淺溝槽隔離之間設置有一個M0S場效應電晶體（圖中未示 出），每個M0S場效應電晶體均通過一個栓塞（材質為鎢）13與底層金屬層14連接，以在待 分析樣品的一個物理區塊中，將所有列向的M0S場效應電晶體的漏極通過栓塞13連接至底 層金屬層14上，進而形成如圖1所示的若干位線（BL)。
[0046] 步驟S2,利用研磨工藝（如CMP等）研磨上述的待分析樣品，並停止在底層金屬層 14的上表面，以去除位於上述底層金屬層14上表面的結構，進而形成如圖1和圖5所示的 結構。
[0047] 優選的，如圖1所示，每條位線BL上均設置有512個栓塞（相應的每條位線BL和 512個M0S場效應電晶體連接），先採用測試機量測工藝確定其中兩條位線橋接（Bridge)， 進而造成如圖1中所示的失效位線BL。
[0048] 步驟S3,採用聚焦離子束（FIB)對上述的待分析樣品進行切分工藝，以將上述的 待分析樣品切分為至少兩個切分待分析樣品。
[0049] 優選的，為了節省工藝時間，可採用二分法進行上述的切分工藝，即在上述的待分 析樣品中間將該待分析樣品切分為兩段相同的切分待分析樣品，且後續的切分分析樣品均 可採用該二分法進行切分，以節省工藝時間。
[0050] 優選的，在上述的切分工藝中，均是在存儲單元之間的結構進行切分，以使栓塞結 構在切分工藝中不受到損傷。
[0051] 其中，上述的FIB能夠用來製備TEM薄片樣品，也可以用來進行電路修補、切斷金 屬和沉積金屬連接電路，以及切斷多晶矽字線（Poly WL)等工藝。
[0052] 步驟S4,對上述的每個切分待分析樣品均進行量測工藝，以獲取存在橋連 (Bridge)的切分待分析樣品，具體的：
[0053] 步驟S41，根據工藝需求設置一電流參考值（由於兩條位線之間是絕緣的，所以該 電流參考值很小，所以在後續的量測工藝中只要檢測到兩條位線之間具有大電流即可判定 該切分待分析樣品中存在橋連）。
[0054] 步驟S42,採用奈米級探針（Nano Prober)對上述的每個切分待分析樣品進行量測 工藝，並獲取每個切分待分析樣品上的電流值；
[0055] 步驟S43,將上述的電流值與設定的電流參考值進行比較，電流值小於或等於上述 電流參考值的切分待分析樣品均為正常的產品，不會存在橋連現象，故可將正常的切分待 分析樣品擱置一旁，不進行後續的任何操作，並繼續選取一未進行量測工藝的切分待分析 樣品繼續步驟S42。
[0056] 其中，若是採用二分法進行切分工藝，且在前期工藝準備過程中確認該待分析樣 品是存在橋連現象時，則只要判定一個切分待分析樣品沒有橋連現象，則相應的就能夠確 定另一個切分待分析樣品一定存在橋連現象，此時則不需要對上述的另一個切分待分析樣 品進行量測工藝，可直接進行後續的切分工藝或TEM樣品製備工藝。
[0057] 具體的，如圖2所示，在圖1所示結構的基礎上，將若干連接512個栓塞的位線二 分為兩段切分待分析樣品（每段切分待分析樣品中的每個位線上還連接有256個栓塞），採 用量測探針對一段切分待分析樣品進行量測工藝，若此段切分待分析樣品中原先失效兩位 線之間的電流很小，即小於或等於上述的電流參考值，則說明此段切分待分析樣品中沒有 橋連現象，相應的說明另一段切分待分析樣品中一定存在橋連現象，此時可直接對該段未 進行量測工藝的切分待分析樣品進行步驟S44。
[0058] 另外，若上述進行量測工藝的切分待分析樣品中存在橋連時，則還需要對另一段 切分待分析樣品也進行量測工藝（若是已經明確獲知該待分析樣品只存在一處橋連，則可 省略該步驟，直接認為未進行量測工藝的切分待分析樣品是正常產品，不存在橋連）。
[0059] 步驟S44,繼續採用上述的切分工藝，對確定存在橋連的切分待分析樣品繼續進行 切分工藝，繼續步驟S42。
[0060] 步驟S5,判斷上述存在橋連的切分待分析樣品中是否僅包括一個測試單元（每 個所述測試單元均包括至少兩個相鄰的存儲單元，且該測試單元中所有的存儲單元共同構 成量測工藝的最小量測單元），若上述的存在橋連的切分待分析樣品中包括兩個或兩個以 上的測試單元，則繼續進行步驟S3 (此時只要將上述的待分析樣品替換為存在橋連的切分 待分析樣品即可），即循環進行上述的量測工藝和切分工藝，直至量測到產生橋連的具體位 置。
[0061] 具體的，參見圖3所示，在上述圖1?2的基礎上，可繼續採用二分法對上述的存 在橋連的切分待分析樣品進行FIB切分工藝，使得每次切分工藝及後續量測工藝確認的存 在橋連的切分待分析樣品中，每個位線上連接的栓塞個數從256依次減半（即256/2~N， 1 < N < 7,且N為正整數，且N依次遞增1)，最終形成如圖4所示的結構。
[0062] 其中，如圖4所示，最後形成的存在橋連的切分待分析樣品只包括兩排栓塞，而此 時形成的橋連則一定是其中的一排（圖1?4所示的結構僅是針對栓塞導致的橋連進行說 明，其他原因造成位線之間的橋連則只要進行適應性的改動，就可以輕易的確定其所產生 橋連的具體位置）。
[0063] 步驟S6,基於上述最終獲得的存在橋連的切分待分析樣品，並將該存在橋連的切 分待分析樣品進行切片，以製備包含有橋連結構的TEM樣品，進而便於後續的失效觀察分 析，確定產生該橋連的具體原因。
[0064] 綜上所述，本申請一種快閃記憶體晶片漏電失效分析的方法，通過採用非破壞性分析工 藝，將FIB切分工藝和奈米級探針量測（Nano Prober)工藝相結合，在完全不破壞前端工藝 所有材料的狀況下，直接定位出失效的栓塞處，且其可檢測位於栓塞不同位置的橋連（如 位於栓塞頂部、中間或其他任何位置處的橋連），並能夠獲得較好的TEM樣品，以便於後續 TEM的精準觀測，即在有效提高失效分析的可靠性的同時，還可能大大降低失效分析所花費 的時間及工藝成本等。
[〇〇65] 以上對本發明的較佳實施例進行了描述。需要理解的是，本發明並不局限於上述 特定實施方式，其中未盡詳細描述的設備和結構應該理解為用本領域中的普通方式予以實 施；任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示 的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等 效實施例，這並不影響本發明的實質內容。因此，凡是未脫離本發明技術方案的內容，依據 本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明 技術方案保護的範圍內。
【權利要求】
1. 一種快閃記憶體晶片漏電失效分析的方法，其特徵在於，所述方法包括： 步驟S1 :提供一設置有金屬層和若干存儲單元的待分析樣品，且所述若干存儲單元的 漏極均分別通過栓塞與所述金屬層連接； 步驟S2 :研磨所述待分析樣品至所述金屬層的上表面； 步驟S3 :進行切分工藝，以獲取至少兩個切分待分析樣品； 步驟S4 :對每個所述切分待分析樣品進行量測工藝，以獲取存在橋連的切分待分析樣 品； 步驟S5 :判斷所述存在橋連的切分待分析樣品中是否僅包括一個測試單元， 若所述存在橋連的切分待分析樣品中包括兩個或兩個以上的所述測試單元，則繼續進 行步驟S3 ; 步驟S6 :將所述存在橋連的切分待分析樣品切成TEM樣品，繼續進行失效觀察分析工 藝； 其中，所述每個測試單元均包括至少兩個相鄰的存儲單元，且該測試單元中所有的存 儲單元共同構成所述量測工藝的最小量測單元。
2. 如權利要求1所述的快閃記憶體晶片漏電失效分析的方法，其特徵在於，所述待分析樣品 為鏡像比特型快閃記憶體晶片或浮柵型快閃記憶體晶片。
3. 如權利要求1所述的快閃記憶體晶片漏電失效分析的方法，其特徵在於，每個所述存儲單 元均包括一個MOS場效應電晶體。
4. 如權利要求3所述的快閃記憶體晶片漏電失效分析的方法，其特徵在於，所述金屬層為所 述待分析樣品的底層金屬層，且在該待分析樣品的一個物理區塊中，所有列向的MOS場效 應電晶體的漏極均通過一所述栓塞與所述底層金屬層連接，以構成位線結構。
5. 如權利要求1所述的快閃記憶體晶片漏電失效分析的方法，其特徵在於，在相鄰的兩存儲 單元之間進行所述切分工藝。
6. 如權利要求1所述的快閃記憶體晶片漏電失效分析的方法，其特徵在於，採用奈米級探針 進行所述量測工藝。
7. 如權利要求1所述的快閃記憶體晶片漏電失效分析的方法，其特徵在於，所述步驟S4還包 括： 步驟S41 :根據工藝需求設置一電流參考值； 步驟S42 :對所述切分待分析樣品進行量測工藝，獲取該切分待分析樣品上的電流值； 步驟S43 :判斷所述電流值是否大於所述電流參考值， 若所述電流值不大於所述電流參考值，則選取另一所述切分待分析樣品，繼續步驟 S42 ； 步驟S44 :將所述切分待分析樣品設置為存在橋連的切分待分析樣品，並繼續選取一 未進行量測工藝的切分待分析樣品，繼續步驟S42。
8. 如權利要求1所述的快閃記憶體晶片漏電失效分析的方法，其特徵在於，採用二分法進行 所述切分工藝。
9. 如權利要求1所述的快閃記憶體晶片漏電失效分析的方法，其特徵在於，所述TEM樣品包括 存在橋連的栓塞結構。
10. 如權利要求1所述的快閃記憶體晶片漏電失效分析的方法，其特徵在於，採用聚焦離子束 將所述存在橋連的切分待分析樣品切成所述TEM樣品。
【文檔編號】G11C29/56GK104064224SQ201410289158
【公開日】2014年9月24日 申請日期:2014年6月24日 優先權日:2014年6月24日
【發明者】張順勇, 高慧敏 申請人:武漢新芯集成電路製造有限公司