用減少的相鄰場誤差編程非易失性存儲器及方法

2023-08-10 20:44:01 2

專利名稱：用減少的相鄰場誤差編程非易失性存儲器及方法
技術領域：
本發明概言之涉及非易失性半導體存儲器，例如電可擦可編程只讀存儲器(EEPROM)和閃速EEPROM，具體而言，本發明涉及具有改良檢測電路的非易失性半導體存儲器。
背景技術：
最近，具有電荷非易失性存儲能力的固態存儲器，尤其是作為小形體因數插件封裝的EEPROM及閃速EEPROM形式的固態存儲器，成為各種移動及手持裝置、尤其是信息應用和消費電子產品中的首選存儲裝置。與亦為固態存儲器的RAM(隨機存取存儲器)不同，閃速存儲器具有非易失性，即使在電源關閉之後也能保留其所存儲數據。閃速存儲器儘管成本較高，但目前卻越來越多地應用於大容量存儲應用中。基於旋轉磁性介質的傳統大容量存儲裝置，例如硬碟驅動器及軟盤，不適用於移動及手持環境。原因在於磁碟驅動器通常較為笨重，易於發生機械故障，且具有高的延時和高功率需求。這些不受歡迎的特性使得基於磁碟的存儲裝置不適用於大多數移動及可攜式應用。相反，閃速存儲器，無論是嵌入式還是可拆插件形式，均可理想地適用於移動及手持環境，原因是其具有尺寸小、功率消耗低、速度高及可靠性高的特點。
EEPROM及電可編程只讀存儲器(EPROM)為可進行擦除並將新數據寫入或「編程」輸入其存儲單元內的非易失性存儲器。二者均利用一位於一場效應電晶體結構中的浮動(未連接的)導電柵極，該浮動導電柵極定位於一半導體襯底的一溝道區上方、源極區與漏極區之間。然後在浮動柵極之上設置有一控制柵極。電晶體的閾電壓特性受控於浮動柵極上所保持的電荷量。也就是說，對於浮動柵極上一給定的電荷電平，必須在控制柵極上施加一對應的電壓(閾值)後，電晶體方會導通來允許其源極區與漏極區之間導電。
浮動柵極可保持一電荷範圍，因此可編程至一閾電壓窗口內的任一閾電壓電平。閾電壓窗口的尺寸是由裝置的最低及最高閾電平來定界，而裝置的最低及最高閾電平又對應於可編程到浮動柵極上的電荷範圍。閾值窗口通常取決於存儲裝置的特性、工作條件及歷史。原則上，該窗口內每一不同的可分辨的閾電壓電平均可用於標識該單元的一確定的存儲狀態。
用作一存儲單元的電晶體通常通過兩種機理之一編程為一「已編程」狀態。在「熱電子注入」中，施加至漏極的高電壓會使電子加速穿過襯底溝道區。同時，施加至控制柵極的高電壓會將熱電子通過一薄的柵極電介質拉至浮動柵極上。在「隧穿注入」中，則是相對於襯底在控制柵極上施加一高電壓。通過這種方式，將電子自所述襯底拉至介入浮動柵極。
存儲裝置可通過多種機理進行擦除。對於EPROM，可通過紫外線輻射移除浮動柵極上的電荷，來對存儲器進行整體擦除。對於EEPROM，可通過相對於控制柵極在襯底上施加一高電壓以促使浮動柵極中的電子隧穿一薄氧化層到達襯底的溝道區(即Fowler-Nordheim隧穿)，來對一存儲單元進行電擦除。通常，EEPROM可逐一字節地擦除。對於閃速EEPROM，可一次電擦除整個存儲器或每次電擦除一個或一個以上塊，其中一個塊可由512個或更多存儲字節組成。
非易失性存儲單元實例存儲裝置通常包含一個或一個以上可安裝在一個插件上的存儲晶片。每一存儲晶片包含一由例如解碼器和擦除、寫入和讀取電路等外圍電路支持的存儲單元陣列。更為複雜的存儲裝置還帶有一控制器，該控制器執行智能和更高級存儲器操作及介接。目前有許多種在商業上很成功的非易失性固態存儲裝置正為人們所用。這些存儲裝置可採用不同類型的存儲單元，其中每一類型存儲單元均具有一個或一個以上電荷存儲元件。
圖1A-1E以圖解方式示意性顯示非易失性存儲單元的不同實例。
圖1A以圖解方式示意性地顯示一非易失性存儲器，其為一具有一用於存儲電荷的浮動柵極的EEPROM單元的形式。電可擦可編程只讀存儲器(EEPROM)具有與EPROM類似的結構，但是其另外還提供一種在施加適當的電壓時無需曝光至紫外線輻射即會以電方式加載或自其浮動柵極移除電荷的機理。該類單元的實例及其製造方法在第5,595,924號美國專利中給出。
圖1B以圖解方式示意性地顯示一兼具有一選擇柵極及一控制或引導柵極二者的閃速EEPROM單元。該存儲單元10具有一位於源極擴散區14與漏極擴散區16之間的「分裂溝道」12。一個單元事實上由兩個電晶體T1及T2串聯構成。T1用作一具有一浮動柵極20及一控制柵極30的存儲電晶體。浮動柵極能夠存儲一可選數量的電荷。可流經溝道的T1部分的電流量取決於控制柵極30上的電壓及駐留在介入浮動柵極20上的電荷量。T2用作一具有一選擇柵極40的選擇電晶體。當選擇柵極40上的電壓使T2導通時，其會允許溝道的T1部分中的電流流過源極與漏極之間。選擇電晶體提供一沿源極-漏極溝道的開關，該開關獨立於控制柵極的電壓。其一優點在於，其可用於關閉那些因其浮動柵極處的電荷耗盡(正)而在零控制柵極電壓下仍然導通的單元。另一優點在於，其使源極側注入編程更易於實施。
分裂溝道存儲單元的一個簡單的實施例是選擇柵極和控制柵極連接至同一字線，如圖1B中的虛線所示意性顯示。這通過將一電荷存儲元件(浮動柵極)定位在溝道的一部分上方、並將一控制柵極結構(其為一字線的一部分)定位在另一溝道部分上方及所述電荷存儲元件上方來實現。由此會有效地構成一具有兩個串聯電晶體的單元，其中一個電晶體(存儲電晶體)使用所述電荷存儲元件上的電荷量與所述字線上的電壓的組合來控制可流經其溝道部分的電流量，另一電晶體(選擇電晶體)則僅以字線作為其柵極。該類單元的實例、其在存儲系統中的應用及其製造方法在第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053號美國專利中給出。
圖1B所示分裂溝道單元的一更佳的實施例是選擇柵極與控制柵極相互獨立，而不通過其間的虛線相連。在一種實施方案中，將一單元陣列中一列單元的控制柵極連接至一垂直於字線的控制(或引導)線。其作用在於在對一選定單元進行讀取或編程時無需使字線同時執行兩種功能。這兩種功能是(1)用作選擇電晶體的柵極，因此需要一適當的電壓使選擇電晶體導通或關閉，(2)通過一耦合於字線與電荷存儲元件之間的電場(容性)將電荷存儲元件的電壓驅動至一所期望電平。通常難以使用一單一電壓以最佳方式執行這兩種功能。通過分別控制控制柵極和選擇柵極，字線只需執行功能(1)，而由附加的控制線執行功能(2)。這種能力使人們能夠設計其中編程電壓適合於目標數據的更高性能的編程。獨立控制(或引導)柵極在閃速EEPROM陣列中的應用在第5,313,421及6,222,762號美國專利(舉例而言)中進行了闡述。
圖1C以圖解方式示意性地顯示另一具有雙浮動柵極及獨立選擇柵極和控制柵極的閃速EEPROM單元。存儲單元10與圖1B中的存儲單元10類似，只是其事實上具有三個串聯電晶體。在該類型單元中，在其源極擴散區與漏極擴散區之間的其溝道上方包含兩個存儲元件(即T1-左和T1-右)，其間為一選擇電晶體T1。這些存儲電晶體分別具有浮動柵極20和20′、及控制柵極30和30′。選擇電晶體T2是通過一選擇柵極40控制。在任一時刻，僅對該對存儲電晶體中的一個進行讀取或寫入訪問。在訪問存儲單元T1-左時，T2及T1-右二者均導通，以允許溝道的T1-左部分中的電流流過源極與漏極之間。類似地，在訪問存儲單元T1-右時，T2及T1-左導通。擦除是通過以下方式實現使選擇柵極多晶矽的一部分緊貼浮動柵極，並在選擇柵極上施加一顯著的正電壓(例如20V)，以使存儲在浮動柵極內的電子可隧穿到所述選擇柵極多晶矽。
圖1D以圖解方式示意性地顯示一組織成一NAND單元的存儲單元串。一NAND單元50由一系列通過各自源極及漏極以菊花鏈方式連接的存儲電晶體M1、M2...Mn(n＝4、8、16或更高)組成。一對選擇電晶體S1、S2通過NAND單元的源極端子54和漏極端子56控制該存儲電晶體鏈與外部的連接。在一存儲器陣列中，當源極選擇電晶體S1導通時，源極端子耦合至一源極線。類似地，當漏極選擇電晶體S2導通時，NAND單元的漏極端子耦合至存儲器陣列的一條位線。鏈中的每一存儲電晶體均具有一電荷存儲元件，該電荷存儲元件用於存儲一給定量的電荷，以表示一預期的存儲狀態。每一存儲電晶體的控制柵極均提供對讀取和寫入操作的控制。選擇電晶體S1、S2中每一選擇電晶體的控制柵極分別通過其源極端子54及漏極端子56控制對NAND單元的訪問。
當對一NAND單元內一被尋址的存儲電晶體進行讀取及在編程過程中進行驗證時，將為其控制柵極提供一適當的電壓。同時，通過在控制柵極上施加充足的電壓，使NAND單元50內其餘未被尋址的存儲電晶體完全導通。通過此種方式，有效地建立一自各存儲電晶體的源極至該NAND單元的源極端子54的導電路徑，自各存儲電晶體的漏極至該單元的漏極端子56的導電路徑的建立與此類似。在第5,570,315、5,903,495及6,046,935號美國專利中對具有此種NAND單元結構的存儲裝置進行了闡述。
圖1E以圖解方式示意性顯示一具有一用於存儲電荷的介電層的非易失性存儲器。其中使用一介電層替代了先前所述的導電性浮動柵極元件。此等利用電介質存儲元件的存儲裝置已由Eitan等人闡述於「NROM一種新穎的局部化陷獲的2-位式非易失性存儲單元(NROMA Novel Localized Trapping，2-BitNonvolatile Memory Cell)」(IEEE電子器件通訊(IEEE Electron Device Letters)，第21卷，第11號，2000年11月，第543-545頁)中。一ONO介電層延伸跨越源極擴散區和漏極擴散區之間的溝道。一個數據位的電荷集中在毗鄰漏極擴散區的介電層中，另一數據位的電荷則集中在毗鄰源極擴散區的介電層中。舉例而言，第5,768,192和6,011,725號美國專利揭示了一種具有一夾於兩層二氧化矽之間的陷獲電介質的非易失性存儲單元。多狀態數據存儲器是通過分別讀取電介質內各個在空間上分離的電荷存儲區域的二進位狀態來構建。
存儲器陣列一存儲裝置通常由一存儲單元二維陣列構成，其中存儲單元呈行及列布置，且可通過字線和位線尋址。所述陣列可根據一NOR型或一NAND型架構而形成。
NOR陣列圖2以圖解方式顯示一存儲單元NOR陣列的一實例。具有一NOR型架構的存儲裝置是使用圖1B或圖1C所示類型的單元來構建。每行存儲單元均通過其源極及漏極以菊花鏈方式連接。該設計有時稱為虛接地設計。每一存儲單元10均具有一源極14、一漏極16、一控制柵極30及一選擇柵極40。一行中各單元的選擇柵極連接至字線42。一列中各單元的源極和漏極則分別連接至所選位線34和36。在某些其中存儲單元的控制柵極和選擇柵極分別受到控制的實施例中，一引導線36也連接一列中各單元的控制柵極。
許多閃速EEPROM裝置是由其中所形成的每一存儲單元的控制柵極和選擇柵極均連接在一起的各存儲單元構建而成。在這種情況下，不需要使用引導線，僅由一字線沿每一行連接各單元的所有控制柵極和選擇柵極。在第5,172,338和5,418,752號美國專利中揭示了這些設計的實例。在這些設計中，字線基本上執行兩種功能行選擇以及為行中的所有單元提供控制柵極電壓來進行讀取或編程。
NAND陣列圖3以圖解方式顯示一諸如圖1D中所示的存儲單元的NAND陣列的實例。沿每一列NAND單元，均有一位線耦合至每一NAND單元的漏極端子56。沿每一行NAND單元，均有一源極線可連接其所有源極端子54。同時，一行中各NAND單元的控制柵極還連接至一系列對應的字線。可經由相連的字線以選擇電晶體控制柵極上的適當電壓使選擇電晶體對導通(參見圖1D)來對一整行NAND單元進行尋址。在讀取一NAND單元的鏈中的一存儲電晶體時，該鏈中的其餘存儲電晶體通過其相關的字線強導通，因此流經該鏈的電流基本上取決於存儲在所讀取單元中的電荷量。在第5,570,315、5,774,397及6,046,935號美國專利中找到一NAND架構陣列的實例及其作為存儲系統一部分的操作。
塊擦除對電荷存儲式存儲裝置進行編程只會導致向其電荷存儲元件增加更多的電荷。因此，在進行編程操作之前，必須將電荷存儲元件中已有的電荷移除(或擦除)。提供擦除電路(未圖示)是為了擦除一個或一個以上存儲單元塊。當一同(即，一瞬間)電擦除整個單元陣列或該陣列中相當多的單元群組時，諸如EEPROM等的非易失性存儲器即稱為「閃速」EEPROM。一旦擦除，所述群組單元即可進行重新編程。可一同擦除的單元群組可由一個或一個以上可尋址的擦除單位組成。擦除單位或塊通常存儲一頁或一頁以上數據，頁是編程和讀取的單位，當然也可在單個操作中編程或讀取多於一頁。每一頁通常存儲一個或一個以上數據扇區，扇區的大小由主機系統限定。其一實例是這樣一種扇區，該扇區具有512個字節的用戶數據(遵循為磁碟驅動器所設立的標準)，加上一定數量的關於用戶數據及/或存儲用戶數據的決的附加信息的字節。
讀取/寫入電路在通常的雙狀態EEPROM單元中，至少建立一個電流斷點電平，以將導電窗口劃分為兩個區域。在通過施加預定的固定電壓對一單元進行讀取時，其源極/漏極電流會通過與所述斷點電平(或參考電流IREF)相比較而解析成一種存儲狀態。如果所讀取電流高於斷點電平的電流或IREF，則可確定該單元處於一種邏輯狀態(例如「0」狀態)。反之，如果所述電流低於斷點電平的電流，則可確定該單元處於另一種邏輯狀態(例如「1」狀態)。因此，此一雙狀態單元存儲一位數字信息。通常設置一可外部編程的參考電流源作為一存儲系統的一部分，來產生斷點電平電流。
為提高存儲器的容量，隨著半導體技術水平的進步，正以越來越高的密度來製造閃速EEPROM裝置。另一種提高存儲容量的方法是使每一存儲單元存儲多於兩種狀態。
在一多狀態或多電平EEPROM存儲單元中，是通過多於一個斷點將導電窗口劃分為多於兩個區域，以使每一單元能夠存儲多於一位數據。由此，會使一給定EEPROM陣列所能夠存儲的信息隨著每一單元所能夠存儲的狀態數量的增多而增多。在第5,172,338號美國專利中對具有多狀態或多電平存儲單元的EEPROM或閃速EEPROM進行了闡述。
實際上，通常通過在一單元的控制柵極上施加一參考電壓時，檢測穿過該單元的源電極和漏電極的傳導電流來讀取該單元的存儲狀態。因此，對於一單元的浮動柵極上的每一給定的電荷量，均可根據一固定的參考控制柵極電壓偵測到一對應的傳導電流。類似地，可編程至浮動柵極上的電荷範圍會界定一對應的閾電壓窗口或一對應的傳導電流窗口。
或者，並不偵測一所劃分電流窗口中的傳導電流，而是可在控制柵極處為一給定的受試存儲狀態設定閾值電壓，然後偵測傳導電流低於還是高於一閾值電流。在一種實施方案中，通過檢查傳導電流經位線電容放電的速度來相對於閾值電流偵測傳導電流。
圖4針對在任一時刻浮動柵極可選擇性存儲的四種不同電荷量Q1-Q4以圖解方式顯示了源極-漏極電流ID與控制柵極電壓VCG之間的關係。這四條ID-VCG實線曲線代表可編程至一存儲單元的浮動柵極上的四種電荷電平，其分別對應於四種可能的存儲狀態。舉例而言，若干單元的閾電壓窗口可介於0.5V至3.5V之間。通過以皆為0.5V的間隔將閾值窗口劃分為5個區域，可對6種存儲狀態進行定界。舉例而言，如果如圖所示使用2μA的參考電流IREF，則以Q1編程的單元可視為處於存儲狀態「1」，因為其曲線在由VCG＝0.5V和VCG＝1.0V所定界的閾值窗口區域內與IREF相交。類似地，Q4處於存儲狀態「5」。
由以上描述可以看出，使一存儲單元存儲的狀態越多，其閾值窗口劃分得越精細。這將需要更高的編程及讀取操作精度，以便能夠達到所要求的解析度。
在第4,357,685號美國專利中揭示了一種對雙狀態EPROM進行編程的方法，其中，一單元在編程至一給定狀態時，其會經受連續的編程電壓脈衝，其中每次向浮動柵極增加一遞增電荷量。在兩次脈衝之間，均對該單元進行回讀或驗證以確定其源極-漏極電流相對於斷點電平的高低。在電流狀態經驗證達到期望狀態時，停止編程。所用的編程脈衝串可具有遞增的周期和幅值。
現有技術的編程電路僅施加編程脈衝，以在閾值窗口中從已擦除或接地狀態步進至到達目標狀態。實際上，為實現足夠高的解析度，所劃分或定界的每一區域均將需要至少橫跨約5個編程步幅。該性能對於雙狀態存儲單元而言是可以接受的。然而，對於多狀態單元，所需要的步幅數量隨著分區數量的增加而增加，因此，必須提高編程精度或解析度。舉例而言，一16狀態的單元可能平均需要至少40個編程脈衝方可編程至一目標狀態。
圖5以圖解方式示意性顯示一具有一典型布置的存儲陣列100的存儲裝置，該存儲陣列100可由讀取/寫入電路170通過行解碼器130及列解碼器160進行訪問。如結合圖2和圖3所示，存儲陣列100中一存儲單元的一存儲電晶體可通過一組選定的字線及位線進行尋址。行解碼器130選擇一條或一條以上字線，列解碼器160則選擇一條或一條以上位線，以向所尋址的存儲電晶體的相應柵極施加適當的電壓。提供讀取/寫入電路170是為了用於讀取或寫入(編程)所尋址的存儲電晶體的存儲狀態。讀取/寫入電路170包含若干可通過位線與陣列中的存儲元件相連的讀取/寫入模塊。
影響讀取/寫入性能及精度的因素為提高讀取和編程性能，對一陣列中的多個電荷存儲元件或存儲電晶體進行並行讀取或編程。因此，一同讀取或編程一存儲元件邏輯「頁」。在現有的存儲器架構中，一行通常包含數個交錯的頁。一頁中的所有存儲元件將被一同讀取或編程。列解碼器將選擇性地將每一交錯的頁連接至一對應數量的讀取/寫入模塊。舉例而言，在一實施方案中，將存儲陣列設計為具有一532位元組(512位元組加上20位元組的附加信息)的頁大小。如果每列包含一漏極位線且每行有兩個交錯的頁，則共計8512列，其中每一頁均與4256個列相關聯。此時將可連接4256個檢測模塊來對所有的偶數位線或奇數位線進行並行讀取或寫入。通過這種方式，可自該存儲元件頁讀取或向該存儲元件頁編程一由4256位(即532位元組)的並行數據組成的頁。構成讀取/寫入電路170的讀取/寫入模塊可布置成各種不同的架構。
如前文所述，傳統的存儲裝置通過以一種大規模並行方式運行來改善讀取/寫入操作。這種方法會提高性能，但是對讀取和寫入操作的精度的確有影響。
一個問題是源極線的偏壓誤差。此對於其中將大量存儲單元的源極在一條源極線中一同連接接地的存儲器架構尤為尖銳。對該些具有共用源極的存儲單元的並行讀取會致使一個顯著的電流流經所述源極線。由於所述源極線中的有限的電阻，此又導致在實際的地與每個存儲單元源電極之間有一顯著的電位差。在檢測過程中，施加在每個存儲單元的控制柵極上的閾電壓以其源電極為基準，而系統電源以實際地為基準。因此，由於源極線偏壓誤差的存在，檢測可能會變得不精確。
另一個問題與位線-位線耦合或串擾有關。這一問題對於間隔緊密的位線的並行檢測變得更加尖銳。避免位線-位線串擾的一個傳統的解決方案是同時檢測所有的偶數位線或所有的奇數位線而將其他位線接地。此種一行由兩個交錯頁組成的架構有助於避免位線串擾並緩解密集配置讀取/寫入電路的頁的問題。一頁解碼器用於將該組讀取/寫入模塊多路復用至偶數頁或奇數頁。通過這種方式，每當一組位線正受到讀取或編程時，可將交錯的組接地，以消除偶數位線與奇數位線之間的串擾，但不消除各奇數線或各偶數線之間的串擾。
然而，這種交錯頁架構至少有三方面的缺點。首先，其需要額外的多路復用電路。第二，其性能較慢。為完成對通過一字線相連的或位於一行中的各存儲單元的讀取或編程操作，需要進行兩次讀取或兩次編程操作。第三，其在解決例如以下等幹擾影響方面亦非最佳當在不同時刻對兩個處於浮動柵極電平的相鄰電荷存儲元件進行編程時(例如分別在奇數頁和偶數頁中)，這兩個相鄰電荷存儲元件之間的場耦合。
隨著存儲電晶體之間的間距越來越緊密，相鄰元件場耦合問題變得愈加突出。在一存儲電晶體中，一電荷存儲元件夾在一溝道區與一控制柵極之間。在該溝道區中流動的電流是由所述控制柵極及電荷存儲元件處的場所產生的合成電場的函數。隨著密度不斷增大，所形成的各存儲電晶體越來越近。因此，相鄰電荷元件的場明顯地作用於受影響單元的合成場。相鄰場取決於編程入相鄰元件的電荷存儲元件中的電荷。這種幹擾場具有動態性質，因為其隨相鄰元件的編程狀態而改變。因此，受影響的單元在不同的時刻可能會有不同的讀取結果，此取決於相鄰元件的變化的狀態。
傳統的交錯頁架構加劇了由相鄰浮動柵極耦合所導致的誤差。由於偶數頁和奇數頁是彼此獨立地編程和讀取，因而可能會在一組條件下對一頁進行編程、但在完全不同的一組條件下回讀該頁，此取決于于此同時所發生在幹涉頁上的情形。隨著密度的增加，讀取誤差將變得更加嚴重，此要求對多狀態實施方案進行更為精確的讀取操作和更為粗略的閾值窗口劃分。此會造成性能損失，且使多狀態實施方案的潛在容量受到限制。
因此，普遍需要提供高性能的高容量非易失性存儲器。尤其需要有效地解決了上述問題的具有改良讀取和編程性能的高容量非易失性存儲器。

發明內容
上述對大容量、高性能非易失性存儲裝置的需求通過利用一大頁讀取/寫入電路對一相應的存儲單元頁進行並行讀取和寫入而得到滿足。詳言之，高密度晶片集成中所固有的可在讀取和編程中引入誤差的幹擾影響得以消除或最小化。
源極線偏壓是一種由讀取/寫入電路的接地環路中的非零電阻引入的誤差。該誤差是在電流流動時由電阻兩端的電壓降所引起的。根據本發明的一個方面，利用具有多遍檢測性能及技術的讀取/寫入電路來實現一種降低源極線偏壓的方法。在並行檢測一頁存儲單元時，每一遍均有助於識別並關閉那些傳導電流高於一給定分界電流值的存儲單元。所識別出的存儲單元是通過將其相關聯位線拉至地電平而關閉。
在一實施方案中，給定的分界電流值高於傳統的單遍檢測的斷點電流值。或者，給定的分界電流值漸近收斂於傳統單遍檢測的斷點電流值。通過這種方式，因消除了更高電流單元所產生的影響而顯著降低了電流的總量，由此使後續遍中的檢測更少地受到源極線偏壓的影響。
根據一較佳實施例，電流的狀態是在第一遍中通過將每一其傳導電流與給定的分界電流值進行比較來識別。
根據另一個較佳實施例，更高的電流狀態是在第一遍中通過使用一受控電流源對每個位線進行預充電來識別。這通過由一預充電電路用作受控電流源且所提供的電流限定至該分界電流值來實現。通過這種方式，那些傳導電流超出分界電流值的存儲單元的電流流盡的速度將快於預充電電路可對其相關聯位線進行充電的速度。因此，高電流存儲單元會因其位線不能夠充電而被識別出，並將因此被排除而不能參與後續各遍檢測。
根據又一較佳實施例，高電流狀態是通過包括與一給定分界電流值進行比較及進行受控預充電的多遍檢測進行識別。
另一種誤差是由位線間的容性耦合引起的。根據本發明的另一個方面，一存儲裝置及其一方法可實現多個存儲單元的並行檢測同時使由位線-位線耦合或串擾所引起的誤差最小化。實質上，將受到並行檢測的多條位線的位線電壓控制成使在正檢測其傳導電流時，每個相鄰位線對之間的電壓差基本上與時間無關。在施加了該條件後，由各位線的電容所引起的所有位移電流全部消失，因為其均依賴於一隨時間而變的電壓差。
在一較佳實施例中，這是通過並行檢測電路來實現，這些並行檢測電路亦可保證所連接的位線中任意相鄰位線對的電勢差均與時間無關。
現有技術的檢測包括確定傳導電流對位線電容所導致的等效電容器進行放電的速度。這將與在箝位的位線電壓下進行檢測的本發明特徵相牴觸。
根據本發明的另一個方面，一檢測電路及方法可通過記錄一存儲單元的傳導電流對一與所述位線無關的給定電容器進行放電或充電的速度來確定該存儲單元的傳導電流。這將允許使用一種與存儲陣列的架構無關(即與位線電容無關)的最佳檢測電路及方法。更重要的是，其允許在檢測過程中將位線電壓箝位以避免位線串擾。
一形成為一高密度集成電路形式的非易失性存儲器的一種固有誤差是由鄰近電荷存儲元件的場耦合造成的。各個存儲單元不僅受到其自身存儲元件的場的影響，而且還受到鄰近單元的存儲元件的場的影響。根據本發明的另一個方面，通過使在編程與讀取之間每個單元的場環境的變化最小化，來使外來相鄰場所造成的誤差最小化。此通過對其一頁中所有鄰近存儲單元一同進行編程來實現。由於各個存儲單元及其鄰近單元一同進行編程，因而此可確保各個單元在被編程至被讀取期間所經受的場環境變化最小。通過這種方式，通過讀取過程中的一相同誤差來抵消在編程過程中引起的誤差，因而使誤差得以減小且使其數據相依性降低。
根據下文對本發明較佳實施例的說明，將會了解本發明的其它特徵和優點，這些說明應結合附圖閱讀。


圖1A-1E以圖解方式示意性顯示非易失性存儲單元的不同實例。
圖2以圖解方式顯示一存儲單元NOR陣列的一實例。
圖3以圖解方式顯示一例如圖1D中所示的存儲單元NAND陣列的一實例。
圖4針對在任一時刻浮動柵極可存儲的四種不同電荷量Q1-Q4以圖解方式顯示源極-漏極電流與控制柵極電壓之間的關係。
圖5以圖解方式示意性顯示一典型布置的存儲陣列一，其可由讀取/寫入電路通過行解碼器及列解碼器進行訪問。
圖6A以圖解方式示意性顯示根據本發明的一實施例，一具有用於並行讀取和編程一頁存儲單元的讀取/寫入電路的存儲裝置。
圖6B以圖解方式顯示圖6A所示存儲裝置的一較佳布置。
圖7A以圖解方式顯示由在具有一有限對地電阻的源極線中流動的電流所引起的源極電壓誤差問題。
圖7B以圖解方式顯示源極線電壓降引起的存儲單元閾電壓電平誤差。
圖8以圖解方式顯示一4狀態存儲器的一頁存儲單元的一實例性群體分布。
圖9為一流程圖，其顯示根據本發明一實施例，一種用於降低源極線偏壓的多遍式檢測方法。
圖10為一示意圖，其以圖解方式顯示根據本發明一較佳實施例的一多遍式檢測模塊。
圖11為一流程圖，其顯示圖10所示多遍式檢測模塊的運行。
圖12以圖解方式顯示三條相鄰位線及其間的容性耦合效應。
圖13A為一流程圖，其顯示一可進行檢測同時降低位線-位線耦合的方法。
圖13B為一流程圖，其顯示圖13A所示檢測方法的一更為詳細的實施例。
圖14以圖解方式顯示一執行本發明各個方面的較佳檢測模塊。
圖15(A)-圖15(K)為圖14所示檢測模塊的時序圖。
圖16A為一流程圖，其顯示一可降低由鄰近浮動柵極耦合所引起的誤差的編程及讀取方法。
圖16B為一流程圖，其顯示圖16A所示發明性步驟的一較佳實施例。
圖17以圖解方式顯示一存儲陣列，其類似於圖6A及圖6B所示，只是其架構將每行存儲單元組織為一左頁及一右頁存儲單元。
具體實施例方式
圖6A以圖解方式示意性顯示根據本發明的一實施例，一具有用於並行讀取和編程一頁存儲單元的讀取/寫入電路的存儲裝置。所述存儲裝置包含一二維存儲單元陣列300、控制電路310及讀取/寫入電路370。存儲陣列300可由字線通過一行解碼器330及由位線通過一列解碼器360尋址。讀取/寫入電路370包含多個檢測模塊380，並可實現一頁存儲單元的並行讀取或編程。在一其中將一行存儲單元劃分為多個頁的實施例中，設置一個頁多路復用器350將各讀取/寫入電路370多路復用至各個頁。
控制電路310與讀取/寫入電路370配合，以對存儲陣列300執行存儲操作。控制電路310包含一狀態機312、一單片地址解碼器314及一功率控制模塊316。狀態機312提供存儲器操作的晶片級控制。單片地址解碼器314在主機或一存儲器控制器所用地址與解碼器330及370所用硬體地址之間提供一地址接口。功率控制模塊316控制在存儲器操作期間向字線及位線提供的功率和電壓。
圖6B以圖解方式顯示圖6A所示緊湊存儲裝置的一較佳布置。各外圍電路對存儲陣列300的訪問是以對稱形式在該陣列的各對置側實施，由此將每側的訪問線和電路的密度減半。因此，行解碼器分裂為行解碼器330A及330B，列解碼器分裂為列解碼器360A及360B。在其中將一行存儲單元劃分為多個頁的實施例中，頁多路復用器350分裂為頁多路復用器350A及350B。類似地，讀取/寫入電路分裂為自陣列300底部連接至位線的讀取/寫入電路370A及自陣列300頂部連接至位線的讀取/寫入電路370B。通過這種方式，實質上將讀取/寫入模塊的密度並因而將檢測模塊380的密度降半。
源極線誤差管控在檢測存儲單元時，一個可能的問題是源極線偏壓。當並行檢測大量存儲單元時，其組合電流可致使在一具有有限電阻的接地環路中出現顯著的電壓降。這將形成源極線偏壓，該源極線偏壓會在一應用閾電壓檢測的讀取操作中引起誤差。
圖7A以圖解方式顯示由在具有一有限對地電阻的源極線中流動的電流所引起的源極電壓誤差問題。讀取/寫入電路370對一頁存儲單元進行同時操作。各讀取/寫入電路中的每個檢測模塊380均通過一位線36耦合至一對應的單元。舉例而言，一檢測模塊380檢測一存儲單元10的傳導電流i1(源極-漏極電流)。傳導電流自檢測模塊通過位線36流入存儲單元10的漏極，並自源極14穿出，然後經一源極線34流至地。在一集成電路晶片中，一存儲陣列中各單元的源極全部連在一起作為源極線34的多條支路，源極線34連接至存儲晶片的某外部接地焊墊(例如Vss焊墊)。即便當使用金屬帶降低源極線的電阻時，在一存儲單元的源電極與接地焊墊之間仍存在一有限的電阻R。通常，接地環路電阻R為50ohm左右。
對於受到並行檢測的整頁存儲單元而言，流經源極線34的總電流為所有傳導電流的和，即iTOT＝i1+i2+...+iP。通常，每個存儲單元均具有一取決於編程入其電荷存儲元件的電荷數量的傳導電流。對於所述存儲單元的一給定控制柵極電壓，少量的電荷將產生一相對較高的傳導電流(參見圖4)。當在一存儲單元的源電極與接地焊墊之間存在一有限電阻時，電阻兩端的電壓降通過Vdrop＝iTOTR得出。
舉例而言，如果4,256條位線分別以1μA的電流同時放電，則源極線的電壓降將等於4000條線×1μA/每條線×50ohm∽0.2伏特。在檢測存儲單元的閾電壓時，該源極線偏壓將導致一0.2伏特的檢測誤差。
圖7B以圖解方式顯示源極線電壓降引起的存儲單元閾電壓電平誤差。提供至存儲單元10的控制柵極30的閾電壓VT是相對於GND。然而，存儲單元所承受的有效電壓VT為其控制柵極30與源極14之間的電壓差。在所提供的VT與有效VT之間存在一約為Vdrop的差值(忽略自源極14至源極線之間的較小的電壓降影響)。在檢測存儲單元的閾電壓時，所述Vdrop或源極線偏壓將會導致一比如0.2伏特的檢測誤差。所述偏壓不易於消除，因為其具有數據相依性，即相依於該頁存儲單元的存儲狀態。
根據本發明的一個方面，利用具有多遍檢測性能及技術的讀取/寫入電路來實現一種降低源極線偏壓的方法。每一遍均有助於識別並關閉傳導電流高於一給定分界電流值的存儲單元。通常，通過每一遍檢測，給定的分界電流值漸近收斂於傳統單遍檢測的斷點電流值。通過這種方式，由於較高電流單元被關閉，因而後續遍中的檢測會更少受到源極線偏壓的影響。
圖8以圖解方式顯示一4狀態存儲器的一頁存儲單元的一實例性群體分布。每個存儲狀態群集均在一相互清楚地分開的傳導電流ISD範圍內進行編程。舉例而言，一斷點381為分別代表存儲狀態「1」和「2」的兩個群集之間的一分界電流值。在一傳統的單遍式檢測中，存儲狀態「2」的一必要條件為其具有一小於斷點381的傳導電流。在圖8中，假若沒有源極線偏壓，關於所提供閾電壓VT的群體分布將由實心曲線給出。然而，由於源極線偏壓的誤差的原因，每個存儲單元的控制柵極處的閾電壓會因該源極線偏壓而增大。這意味著需要施加一更高的控制柵極電壓以補償所述偏壓。在圖8中，源極線偏壓致使該分布向一更高的所提供VT偏移(虛線)。對於更高存儲狀態(電流更低)，偏移將會更大。如果斷點381設計用於沒有源極線誤差的情況，則源極線誤差的存在將使狀態「1」的一定尾端具有出現在未導通區域中的傳導電流，這意味著高於斷點381。這將致使某些「1」狀態(導電更強)會被錯誤地界定為「2」狀態(導電更弱)。
舉例而言，該多遍式檢測可構建為兩遍(j＝1至2)。在第一個遍之後，識別出那些傳導電流高於斷點381的存儲單元並通過關閉其傳導電流將其清除。一種關閉其傳導電流的較佳方式是將其位線上的漏極電壓設定為地電平。仍然參看圖7A，這將有效地清除由斷點381所界定的所有更高電流狀態，從而得到一低得多的iTOT並由此得到一低得多的Vdrop。在第二遍(j＝2)中，由於導致源極線偏壓的高電流狀態被清除，因而虛線分布將接近於實線分布。因此以斷點381作為分界電流值進行的檢測將不會把「1」狀態誤當作「2」狀態。
與傳統的單遍式方式相比，該雙遍式方式會顯著地降低將某些「1」單元誤識別為「2」或更高單元的可能性。亦涵蓋多於兩遍，然而隨著遍數的增加所獲得的回報將減弱。此外，每一遍可具有相同的分界電流，或者隨著順序性地進行每一遍，所用分界電流收斂於一在傳統單遍檢測中通常所用的斷點。
圖9為一流程圖，其顯示根據本發明一實施例，一種用於降低源極線偏壓的多遍式檢測方法。
步驟400對於一頁存儲單元，首先將存儲單元運行集合設定為等於該頁存儲單元。
步驟410開始多遍檢測j＝1至N。
步驟420設定一分界電流值I0(j)，其中在第一遍j＞1之後，I0(j)小於或等於前一遍j-1的值，即I0(j)≤I0(j-1)。
步驟430確定所述運行集合中那些傳導電流高於分界電流值I0(j)的存儲單元。
步驟440禁止那些傳導電流高於分界電流值I0(j)的存儲單元中電流的進一步流動。
步驟450將存儲單元運行集合設定為等於其傳導電流尚未被禁止的其餘存儲單元。如果j＜N，則返回步驟410，否則繼續進行至步驟460。
步驟460讀出該頁存儲單元的狀態。
步驟470結束。
圖10為一示意圖，其以圖解方式顯示根據本發明一較佳實施例的一多遍式檢測模塊。所述多遍式檢測模塊380通過一所耦合的位線36來檢測一存儲單元10的傳導電流。其具有一可選擇性連接多個組件的檢測節點481。首先，一隔離電晶體482在通過一信號BLS啟用後將位線36連接至檢測節點381。一預充電電路484耦合至檢測節點481。所述預充電電路484在啟用後，會使位線電壓達到一適於進行檢測的預定漏極電壓。同時，所述存儲單元的控制柵極設定為一對應於一所考慮的給定存儲狀態的預定閾電壓VT(i)。此將引起一在存儲單元10內流動的源極-漏極傳導電流，其可自所耦合的位線36檢測出。在所述存儲單元的源極與漏極之間存在一標稱電壓差時，所述傳導電流為編程入所述存儲單元內的電荷及所施加的VT(i)的一個函數。
此後，一檢測放大器390連接至所述檢測節點以檢測存儲單元10中的傳導電流。一單元電流鑑別器394用作一電流電平鑑別器或比較器。其確定傳導電流是高於還是低於一給定的分界電流值I0(j)。如果其高於I0(j)，則一鎖存器396設定為一預定狀態。一下拉電路486會因應鎖存器396設定為所述預定狀態(例如INV變為HIGH)而激活。其會將下拉檢測節點481並由此將所連接的位線36至地電壓。由此，無論控制柵極電壓如何，均將禁止存儲單元10中傳導電流的流動，因為在其源極與漏極之間將沒有電壓差。
通常，將由一對應數量的多遍式檢測模塊380對一頁存儲單元進行操作。一個頁控制器498向每個檢測模塊提供控制及定時信號。在一實施例中，將頁控制器498構建為圖6A所示控制電路中狀態機312的一部分。在另一實施例中，所述頁控制器為讀取/寫入電路370的一部分。頁控制器498通過一預定的遍數(j＝1至N)來輪轉每個多遍式檢測模塊380並亦為每一遍提供一預定的分界電流值I0(j)。如在下文中結合圖13可以看出，分界電流值亦可構建為一檢測時間周期。在最後一遍之後，頁控制器498通過一信號NCO來啟用一轉移門488，以將檢測節點481的狀態作為所檢測數據讀取至讀出總線499。總計將自全部多遍式模塊380讀出一頁檢測數據。
圖11為一流程圖，其顯示圖10所示多遍式檢測模塊的運行。
步驟400對於一頁分別耦合有一位線的存儲單元，首先將一存儲單元運行集合設定為等於所述頁存儲單元。
步驟402將所述存儲單元運行集合的各位線充電至一預定的電壓範圍內。
步驟410開始多遍檢測j＝1至N。
步驟412從存儲器運行集合中電壓處於預定電壓範圍內的各個位線開始進行操作。
步驟420設定一分界電流值I0(j)，其中在第一遍j＞1之後，I0(j)小於或等於前一遍j-1的值，即I0(j)≤I0(j-1)。
步驟430確定所述運行集合中那些傳導電流高於分界電流值I0(j)的存儲單元。
步驟440禁止那些傳導電流高於分界電流值I0(j)的存儲單元中電流的進一步流動。
步驟452將存儲單元運行集合設定為等於其位線尚未被鎖存及拉至地電平的其餘存儲單元。如果j＜N，則返回步驟410，否則繼續進行至步驟460。
步驟760讀出該頁存儲單元的狀態。
步驟470結束。
具有位線-位線耦合控制的檢測圖12以圖解方式顯示三條相鄰位線及其間的容性耦合效應。一存儲單元10-0具有兩個相鄰的存儲單元10-1和10-2。類似地，三條相鄰的位線36-0、36-1及36-2分別耦合至所述三個存儲單元。每個位線分別具有其自身電容CBL0、CBL1及CBL2。相鄰的位線對36-0與36-1具有互電容CBL01。相鄰的位線對36-0與36-2具有互電容CBL02。
可以看出，由於各電容的存在，可能會有各種電流支路。詳言之，由每一位線的自身電容所引起的電流將形成iBLC0＝CBL0d/dtVBL0，iBLC1＝CBL1d/dtVBL1iBLC2＝CBL2d/dtVBL2類似地，由相鄰位線對36-0和36-1所引起的交叉電流為iBLC01＝CBL01d/dt(VBL0-VBL1)，及，iBLC02＝CBL02d/dt(VBL0-VBL2)。
存儲單元10-0的傳導電流為iCELL∽iBL0+[iBLC00+iBLC01+iBLC02]。
以上給出的單元電流為一近似值，因為其僅包括來自相鄰位線的成分。通常，對於位線BL0，將還存在由左側的非相鄰位線所造成的電容CBL03及由右側的非相鄰位線所造成的電容CBL04。類似地，在非相鄰位線BL1與BL2之間將存在一互電容CBL12。該些電容將引起一依賴於每個電容器兩端的變化的電壓的位移電流。據估計，來自非相鄰位線的作用達到來自相鄰位線的作用的10％。
同時，由於檢測模塊380耦合至位線(參見圖10)，因而其所檢測到的電流為iBL0，由於來自不同位線電容的電流成分，iBL0與iCELL不相同。
一種現有技術的解決方案是在檢測一存儲單元的同時將相鄰單元的位線接地。存儲單元中的電流是通過記錄經所耦合位線的電容放電的速率來檢測。因此，傳導電流可根據位線電壓的變化速率得出。參看圖12，這意味著在正檢測位線BL0 36-0上的傳導電流的同時，將相鄰位線BL1 36-1上的電壓VBL1及相鄰位線BL2 36-2上的電壓VBL2設定為零。通過關閉相鄰位線中的電流，會消除相鄰位線間的串擾。然而，由於此種現有技術檢測會導致一隨時間而變的VBL0＝VBL0(t)，根據上文給出的方程式，BL0的對地自身電容變為CBL00+CBL01+CBL02。此種現有技術檢測也未消除由非相鄰位線所造成的位移電流，例如與CBL03、CBL04及CBL12相關聯的位移電流。儘管該些電流的值更小，但是還是頗為可觀。
根據本發明的另一個方面，一存儲裝置及其一方法會實現對多個存儲單元的並行檢測，同時使因位線-位線耦合所引起的誤差最小化。實質上，耦合至多個存儲單元的多條位線的位線電壓的控制方式使在正檢測其傳導電流時，每個相鄰位線對之間的電壓差基本上與時間無關。在施加了該條件後，由各位線電容所引起的電流全部消失，因為其均依賴於隨時間而變的電壓差。因此，根據上述方程式，由於[iBLC00+iBLC01+iBLC02]＝0，因而自位線檢測到的電流與單元的電流完全一致，例如iBL0與iCELL。
圖13A為一流程圖，其顯示一可進行檢測同時降低位線-位線耦合的方法。
步驟500將一位線耦合至一頁存儲單元中的每個單元，以檢測其傳導電流。
步驟510將每一位線充電至一處於一預定電壓範圍內的位線電壓。
步驟520控制每一位線的位線電壓，以使每個相鄰位線對之間的電壓差基本上與時間無關。
步驟530在控制所述位線的同時，檢測通過每一位線的傳導電流。
步驟540結束根據本發明的另一方面，儘管存在恆定電壓條件，一檢測電路及方法仍允許通過記錄一給定電容器的電壓變化速率來確定存儲單元的傳導電流。
圖13B為一流程圖，其顯示圖13A所示檢測步驟530的一更為詳細的實施例。
步驟532在控制位線的同時，通過使用流經每一位線的傳導電流改變一給定電容器兩端的電壓來檢測該傳導電流。
步驟534根據給定電容器兩端電壓的變化速率來確定傳導電流。
圖14以圖解方式顯示一執行本發明各個方面的較佳檢測模塊。檢測模塊480包含一位線隔離電晶體482、一位線下拉電路486、一位線電壓箝位器610、一讀出總線轉移門488及一檢測放大器600。
在位線隔離電晶體482通過一信號BLS啟用後，所述檢測模塊480可連接至一存儲單元10的位線36。檢測模塊480通過檢測放大器600檢測存儲單元10的傳導電流，並將所讀取結果作為一數字電壓電平SEN2鎖存於一檢測節點481處，然後將其輸出至一讀出總線499。
檢測放大器600實質上包含一第二電壓箝位器620、一預充電電路640、一鑑別器或比較電路650及一鎖存器660。所述鑑別器電路650包含一專用電容器652。
檢測模塊480類似於圖10中所示的多遍式檢測模塊380。然而，在圖14中，將預充電電路640構建為具有一將在下文描述的弱上拉特性。此用作另一種方式來識別那些具有較高電流的單元以將其關閉，由此降低源極線偏壓誤差。
檢測模塊480還具有其它用於降低位線-位線耦合的特性。此通過在檢測過程中保持位線電壓與時間無關來實現。這通過位線電壓箝位器610來實現。如下文所述，第二電壓箝位器620保證位線電壓箝位器610在所有的檢測條件下均正常起作用。同時，檢測不是通過現有技術中記錄因傳導電流所致的位線電容放電速率的方法來完成，而是通過記錄由檢測放大器600所提供的專用電容器652的放電速率來完成。
檢測模塊480的一個特性是在檢測過程中將一恆定電壓源併入至位線以避免位線-位線耦合。這較佳由位線電壓箝位器610來實現。位線電壓箝位器610通過一與位線36串聯的電晶體612起到一如同二極體箝位器的作用。其柵極被偏壓至一恆定電壓BLC，該電壓等於所期望位線電壓VBL加上其閾電壓VT。通過這種方式，其將位線與檢測節點481隔離開並為位線設定一恆定的電壓電平，例如所期望值VBL＝0.5至0.7伏特。通常，將位線電壓電平設定為一如下電平其低至足以避免長的預充電時間，而又高至足以避免大地噪聲及其它因素。
檢測放大器600檢測流過檢測節點481的傳導電流並確定傳導電流是高於還是低於一預定的值。檢測放大器將一數字形式的檢測結果作為檢測節點481處的信號SEN2輸出至讀出總線499。
數字控制信號INV-其實質上為信號SEN2的反相狀態-也被輸出用於控制下拉電路486。在所檢測到的傳導電流高於預定值時，INV將為HIGH(高)，同時SEN2將為LOW(低)。該結果通過下拉電路486得到加強。下拉電路486包含一受控於控制信號INV的n-電晶體487。
檢測模塊480的運行和定時將參考圖14及時序圖15(A)-15(K)進行描述。圖15(A)-15(K)劃分為階段(1)-(9)。
階段(0)設置檢測模塊480通過一啟用信號BLS(圖15(A)(0))連接至位線36。電壓箝位器通過BLC啟用(圖15(B)(0))。預充電電路640通過一控制信號FLT(圖15(C)(0))被啟用作為一有限電流源。
階段(1)受控預充電檢測放大器600由一復位信號RST(圖15(D)(1))通過電晶體658將信號INV拉至地電平而得到初始化。因此在復位後，INV設定為LOW。同時，一p-電晶體663將一問候信號LAT拉至Vdd或HIGH(圖15(F)(1))。
隔離門630由一n-電晶體632構成，其受控於信號INV。因此在復位之後，隔離門啟用以將檢測節點481連接至檢測放大器的內部檢測節點631，且信號SEN2將與內部檢測節點631處的信號SEN相同。
預充電電路640通過內部檢測節點631及檢測節點481對位線36預充電一預定的時間周期。這將使位線達到一適於檢測其中的導電狀態的最佳電壓。
預充電電路640包含一受控於控制信號FLT(「FLOAT」)的上拉p-電晶體642。位線36將被朝由位線電壓箝位器610所設定的所期望位線電壓上拉。上拉速率取決於位線36中的傳導電流。傳導電流越小，上拉越快。
圖15(H1)-15(H4)分別以圖解方式顯示傳導電流為700nA、400nA、220nA及40nA的存儲單元的位線電壓。
如果關閉那些傳導電流高於一預定值的存儲單元且消除其對源極線偏壓的影響，則由源極線偏壓所引起的檢測誤差將會最小化，在前文中已結合圖7-11對此進行了闡述。
根據本發明的另一個方面，預充電電路640構建用於提供兩種功能。一個功能是將位線預充電至一最佳檢測電壓。另一個功能是幫助識別那些傳導電流高於一預定值的存儲單元以供進行D.C.(直流)檢測，以消除其對位線偏壓的影響。
D.C.檢測是通過提供一預充電電路實現，該預充電電路用作一電流源向位線提供一預定電流。用於控制p-電晶體642的信號FLT可「編程」一流經預充電電路640的預定電流。舉例而言，FLT信號可由一電流鏡產生，其中將參考電流設定為500nA。當p-電晶體642構成電流鏡中的鏡像支路時，其中也將發射500nA。
圖15(I1)-15(I4)以圖解方式顯示4個分別連接至傳導電流為700nA、400nA、220nA及40nA的存儲單元的實例性位線上的電壓。舉例而言，當預充電電路640是一個具有500nA限值的電流源時，一傳導電流超過500nA的存儲單元的位線上電荷的洩漏速度將快於積聚速度。因此，對於傳導電流為700nA的位線，其電壓或內部檢測節點631處的信號SEN將保持接近0V(圖15(I1)(1))。反之，如果存儲單元的傳導電流低於500nA，則預充電電路640將開始對位線進行充電，因而其電壓將開始朝所箝位的位線電壓(例如，由電壓箝位器610設定為0.5v)上升。(圖15(I2)(1)-15(I4)(1))。相應地，內部檢測節點631將保持接近於0v或上拉至Vdd(圖15(G))。通常，傳導電流越小，位線電壓將越快地充電至所箝位的位線電壓。因此，通過檢查受控預充電階段之後位線上的電壓，即可能識別出相連的存儲單元的傳導電流是高於還是低於預定電平。
階段(2)D.C.鎖存自後續檢測中移除高電流單元在受控預充電階段之後，開始初始D.C.高電流檢測階段，其中由鑑別器電路650檢測信號SEN。所述檢測會識別那些傳導電流高於預定電平的存儲單元。鑑別器電路650包含兩個串聯的p-電晶體654及656，這兩個串聯p-電晶體654及656用作一用於寄存信號INV的節點657的上拉電晶體。p-電晶體654通過一讀取選通信號STB變為LOW來啟用，而p-電晶體656通過內部檢測節點631處的信號SEN變為LOW來啟用。如前文所述，高電流單元將使信號SEN接近於0v或至少使其位線不能預充電到高至足以關閉p-電晶體656。舉例而言，如果將弱上拉限定於500nA的電流，則將不能上拉傳導電流為700nA的單元(圖15(G1)(2))。當STB選通LOW來鎖存時，節點657處的INV會上拉至Vdd。這將會把鎖存電路660設置為INV為HIGH、且LAT為LOW(圖15(H1)(2))。
在INV為HIGH且LAT為LOW時，隔離門630被禁止，且檢測節點481與內部檢測節點631被阻斷。同時，下拉電路486將位線36拉至地電平(圖15(I1)(2))。這將有效地關閉該位線中的任何傳導電流，從而消除其對源極線偏壓的影響。
因此，在檢測模塊480的一較佳實施方案中，採用一有限電流源預充電電路。此會提供一種附加或替代方式(D.C.檢測)來識別載送有高電流的位線並將其關閉，以使後續檢測中的源極線偏壓誤差最小化。
在另一實施例中，預充電電路並非專門配置用於幫助識別高電流位線，而是優化用於在存儲器系統可得到的最大電流容差內儘可能快地對位線進行上拉並預充電。
階段(3)恢復/預充電在檢測例如位線36等此前尚未下拉的位線中的傳導電流之前，由信號FLT激活預充電電路以將內部檢測節點631預充電至Vdd(圖15(C)(3)及圖15(I2)(3)-15(I4)(3))。
階段(4)第一次A.C.檢測就檢測節點浮動且其電壓在電流檢測(A.C.或交流檢測)過程中變化而言，此後的操作類似於結合圖10-11所述的多遍式檢測。圖14中的改進在於，在位線電壓保持恆定的條件下進行檢測，以避免位線-位線耦合。
在一較佳實施例中，通過確定浮動的內部檢測節點631處的電壓降來執行一A.C.(交流)檢測。這通過鑑別器或比較電路650使用耦合至內部檢測節點631的電容器CSA652並考慮傳導電流對其進行放電的速度來實現。在一集成電路環境中，電容器652通常使用一電晶體來構建。其具有一可選定用於進行最佳電流確定的預定電容，例如30fF。分界電流值可通過適當調節放電周期進行設定，其通常處於100-1000nA的範圍內。
鑑別器電路650檢測內部檢測節點631中的信號SEN。在每次檢測之前，內部檢測節點631處的信號SEN均由預充電電路640上拉至Vdd。這將把電容器652兩端的電壓初始設定為零。
在檢測放大器600作好檢測準備時，預充電電路640通過FLT變為HIGH而被禁止(圖15(C)(4))。第一檢測周期T1通過選通信號STB的置高來設定。在該檢測期間，一由一導通的存儲單元引起的傳導電流將對電容器進行放電。隨著電容器652通過位線36中傳導電流的洩放作用而放電，SEN將自Vdd降低。圖15(G2)-15(G4)分別以圖解方式顯示與其他三個分別連接至傳導電流為400nA、220nA及40nA的存儲單元的實例性位線相對應的SEN信號。對於那些傳導電流更高的存儲單元，SEN會降低得更快。
階段(5)第一次A.C.鎖存及自後續檢測中移除更高電流單元在第一個預定檢測周期結束時，SEN將已降低至某一電壓，該電壓取決於位線36中的傳導電流(圖15(G2)(4)-15(G4)(4))。舉例而言，將該第一階段期間的分界電流設定為300nA。電容器CSA652、檢測周期T1及p-電晶體656的閾電壓使對應於一高於分界電流(例如300nA)的傳導電流的信號SEN降到低至足以導通鑑別器電路650中的電晶體656。當鎖存信號STB選通LOW時，輸出信號INV將被拉至HIGH，且將由鎖存器660鎖存(圖15(E)(5)及圖15(H2))。反之，對應於一低於分界電流的傳導電流的信號SEN將產生一不能導通電晶體656的信號SEN。在這種情況下，鎖存器660將保持不變，在此種情形中LAT保持為HIGH(圖15(H3)及15(H4))。由此可以看出，鑑別器電路650可有效地確定位線36中的傳導電流相對於一由該檢測周期所設定的參考電流的值。
檢測放大器600還包含第二電壓箝位器620，其用於使電晶體612的漏極電壓保持足夠高，以使位線電壓箝位器610正常運行。如前文所述，位線電壓箝位器610將位線電壓箝位至一預定值VBL，例如0.5v。這將需要將電晶體612的柵極電壓BLC設定為VBL+VT(其中VT為電晶體612的閾電壓)、並使連接至檢測節點481的漏極高於源極，即信號SEN2＞VBL。詳言之，在已知電壓箝位器610和620的構造的條件下，SEN2應不高於(LAT-VT)或(BLX-VT)中的較低值，並且SEN應不低於該值。在檢測過程中，隔離門630處於一穿通模式。然而，在檢測期間，內部檢測節點631處的信號SEN的電壓自Vdd降低。第二電壓箝位器620會防止SEN降低至(LAT-VT)或(BLX-VT)中的較低值。這通過一受控於信號BLX的n-電晶體612實現，其中BLX≥VBL+2VT(圖15(F))。因此，通過電壓箝位器610及620的作用，位線電壓VBL在檢測期間保持恆定，例如保持為約0.5v。
使用一專用電容器652替代在現有技術中使用位線電容來測量電流會具有多方面的優點。首先，其會使位線上為一恆壓源，由此避免了位線-位線串擾。其次，專用電容器652使得能夠選擇一對檢測而言最佳的電容。舉例而言，與一約為2pF的位線電容相比，其可具有一約為30fF的電容。較小的電容可提高檢測速度，因為其放電較快。最後，與使用位線電容的現有技術方法相比，根據一專用電容進行的檢測使檢測電路獨立於存儲器架構。
在另一個實施例中，通過與一參考電流進行比較來確定電流，該參考電流可由一參考存儲單元的傳導電流提供。這可通過將比較電流作為一電流鏡的一部分來實現。
所述電流確定LAT的輸出由鎖存電路660鎖存。該鎖存電路由電晶體661、662、663及664連同電晶體666和668構成一置位/復位鎖存器。
p-電晶體666受控於信號RST(RESET(復位))，而n-電晶體668受控於信號STB(STROBE(選通)或SET*)。
通常，將有一頁存儲單元受到一對應數量的多遍式檢測模塊480的操作。對於那些傳導電流高於第一分界電流電平的存儲單元，其LAT信號將鎖存為LOW。這又將激活位線下拉電路486將對應的位線下拉至地電平，由此關閉其電流。
階段(6)恢復/預充電在下一次檢測例如位線36等此前尚未下拉的位線中的傳導電流之前，由信號FLT激活預充電電路以將內部檢測節點631預充電至Vdd(圖15(C)(6)及圖15(I3)(6)-15(I4)(6))。
階段(7)第二次檢測在檢測放大器600準備好進行檢測時，預充電電路642通過FLT變為HIGH而被禁止(圖15(C)(7))。第二檢測周期T2通過選通信號STB的置高來設定。在該檢測期間，一傳導電流(如存在)將對電容器進行放電。隨著電容器652通過位線36中傳導電流的洩放作用而放電，SEN將自Vdd降低。
根據前述實例，傳導電流高於300nA的存儲單元已在先前的階段中識別出並關閉。圖15(G3)(7)及15(G4)(7)分別以圖解方式顯示對應於2個分別連接至傳導電流為220nA及40nA的存儲單元的實例性位線的SEN信號。
階段(8)第二次讀出鎖存在第二預定檢測周期T2結束時，SEN將已降低至某一電壓，該電壓取決於位線36中的傳導電流(圖15(G3)(7)-15(G4)(7))。舉例而言，在該第二階段期間將分界電流設定為100nA。
在這種情況下，傳導電流為220nA的存儲單元的LAT將鎖存為LOW(圖15(H3)(7))，其位線隨後將被拉至地電平(圖15(I3)(7))。相反，傳導電流為40nA的存儲單元將對預設為LAT HIGH的鎖存器狀態沒有影響。
階段(9)讀出至總線最後，在讀出階段中，轉移門488處的控制信號NCO允許將所鎖存的信號SEN2讀出至讀出總線499(圖15(J)及15(K))。
一頁控制器(比如亦在圖10中顯示的頁控制器398)為每個檢測模塊提供控制及定時信號。
如由圖15(I1)-15(I4)可以看出，在每個檢測周期期間，位線電壓保持恆定。因此，根據前文所論述，容性位線-位線耦合得以消除。
圖14中所示的檢測模塊480為一其中執行三遍檢測的較佳實施例。前兩遍用於識別並關閉較高電流存儲單元。在已消除作用於源極線偏壓的較高電流成分之後，最後一遍能夠更為準確地檢測傳導電流範圍較低的單元。
在其他實施例中，利用D.C.及A.C.遍的不同組合進行檢測操作。某些實施例甚至僅使用兩遍或更多遍A.C.檢測。對於不同遍而言，每次所使用的分界電流值可相同，或朝在最終遍中所用的分界電流漸近收斂。
對由鄰近浮動柵極耦合引入的誤差的管控如前文所述，高密度集成電路、非易失性存儲裝置所固有的另一種誤差是由鄰近浮動柵極的耦合所引起。各存儲單元的緊密接近造成來自相鄰單元的電荷元件的場幹擾。根據本發明的另一個方面，由此等幹擾所導致的誤差可通過最大程度減小在編程與讀取之間每個單元的場環境的變化而得以最小化。此通過對其一頁中所有鄰近存儲單元一同進行編程來實現。由於各個存儲單元及其鄰近單元一同進行編程，因而此可確保各個單元在被編程至被讀取期間所經受的場環境變化最小。
這與在現有技術中分別編程偶數頁和奇數頁的情形相反。在彼種情況下，在一偶數頁的存儲單元已編程之後，由一奇數頁中的其相鄰存儲單元所產生的場在該奇數頁使用一組不同的數據進行編程時可能已發生了顯著的變化。
如前文所述，一「頁」中同時進行編程或讀取的存儲單元的數量可能因由主機系統所發送或請求的數據長度而異。因此，有多種方式用於編程耦合至一單一字線的存儲單元，例如(1)分別編程偶數位線及奇數位線，其可包含上頁編程及下頁編程，(2)編程所有的位線(「所有位線編程」)，或(3)分別編程一左頁或一右頁中的所有位線，其可包含一右頁編程及一左頁編程。
在現有的非易失性存儲裝置中，將一行由相同字線連接的存儲單元構造為兩個交錯的頁。其中一頁由偶數列的存儲單元組成，另一頁由奇數列的存儲單元組成。偶數頁和奇數頁是分別進行檢測和編程。如前文所述，此因需要控制位線-位線耦合而成為必需。因此，較佳在對另外一組位線進行讀取/寫入操作時將交錯的位線接地。
然而，如前文所述，所述交錯頁架構至少有三方面的缺點。首先，其需要額外的多路復用電路。第二，其性能較慢。為完成對通過一字線相連的或位於一行中的各存儲單元的讀取或編程操作，需要進行兩次讀取或兩次編程操作。第三，其在降低例如來自相鄰電荷存儲元件的耦合等其他幹擾影響方面亦非最佳。
編程所有位線如結合圖12-15所述，本發明使人們可控制位線-位線耦合。因此，在檢測或編程驗證期間不需要將交錯的位線接地，由此降低了對具有非鄰接存儲單元的偶數頁或奇數頁進行操作的要求並提高了驗證操作速度。
根據本發明的另一個方面，在位線-位線耦合得到控制的同時，並行地對一鄰接頁存儲單元進行編程。這將使來自相鄰浮動柵極的外部場影響最小化。
圖6A、圖10及圖14中所示檢測模塊較佳地構建於一構造用於執行所有位線檢測的存儲器架構中。換句話說，位於一行中的各鄰接存儲單元可分別連接至一檢測模塊，以執行並行檢測。此一存儲器架構在同在申請中且共同受讓的美國專利申請案中也得到了揭示，該專利申請案由Raul-Adrian Cernea與本申請案在同一天提出申請，其名稱為「高度緊湊的非易失性存儲器及其方法(HighlyCompact Non-Volatile Memory And Method Thereof)」。該專利申請案的全部揭示內容以引用方式併入本文中。
圖16A為一流程圖，其顯示一可降低由鄰近浮動柵極耦合所引起的誤差的編程及讀取方法。
步驟700以一可使各個單元在上一次編程驗證與一後續讀取期間所經歷的有效電場的差別最小化的方式，並行編程及驗證一頁存儲單元。
步驟710結束。
圖16B為一流程圖，其顯示圖16A所示發明性步驟的一較佳實施例。
步驟730形成一頁鄰接的存儲單元。
步驟740並行編程及驗證該頁存儲單元。
步驟750然後，讀取該頁存儲單元。
步驟760結束。
編程左頁及右頁圖17以圖解方式顯示一存儲陣列，該存儲陣列類似於圖6A及圖6B所示，只是其架構將每一行存儲單元組織為一左頁存儲單元301及一右頁存儲單元302。每頁均由多個鄰接的存儲單元組成。舉例而言，每頁可具有4,256個單元。在較佳實施例中，分別對左頁及右頁進行編程。為使這兩個獨立頁之間的交互作用最小化，在對一頁進行編程時，將另一頁的所有位線接地。同時，由於每一頁均鄰接，因此會降低在編程期間的相鄰浮動柵極耦合。
儘管已就特定實施例對本發明的各個方面進行了說明，但是應了解，本發明有權在隨附權利要求書的整個範圍內受到保護。
權利要求
1.一種對複數個非易失性存儲單元進行並行編程的方法，其中由來自鄰近存儲單元的幹擾電場所引起的誤差得到減少，所述方法包括(a)將所述複數個存儲單元組織成一頁由一字線連結的鄰接存儲單元；(b)將一讀取/寫入電路耦合至所述頁鄰接存儲單元中的每一存儲單元；(c)並行檢測所述每一存儲單元，以驗證其相對於一將要編程的存儲單元的存儲狀態；(d)禁止所述頁中已得到驗證的所述每一存儲單元；(e)施加一編程脈衝至所述頁鄰接存儲單元；及(f)重複步驟(c)-(e)，直至所述頁中所有存儲單元均已得到驗證。
2.如權利要求1所述的編程方法，其中所述頁鄰接存儲單元形成一存儲陣列的一行；且所述行由一字線連結。
3.如權利要求1所述的編程方法，其中所述頁鄰接存儲單元形成一存儲陣列的一行的一部分；且所述行由一字線連結。
4.如權利要求3所述的編程方法，其中所述頁鄰接存儲單元形成一存儲陣列的一行的一半。
5.如權利要求4所述的編程方法，其中各所述頁鄰接存儲單元中的兩頁鄰接存儲單元形成一存儲陣列的一行。
6.如權利要求5所述的編程方法，其中所述存儲陣列可由一組位線訪問；且所述編程方法進一步包括編程所述兩頁中的一頁；及將未在編程的存儲單元的位線接地。
7.如權利要求3所述的編程方法，其中所述存儲陣列可由一組位線訪問；且所述編程方法進一步包括編程一行鄰接存儲單元中的所述部分；及將未在編程的存儲單元的位線接地。
8.如權利要求1-7中任一權利要求所述的編程方法，其中所述複數個存儲單元由閃速EEPROM單元構成。
9.如權利要求1-7中任一權利要求所述的編程方法，其中所述複數個存儲單元由NROM單元構成。
10.如權利要求1-7中任一權利要求所述的編程方法，其中每一存儲單元存儲一位數據。
11.如權利要求1-7中任一權利要求所述的編程方法，其中每一存儲單元存儲多於一位數據。
12.一種非易失性存儲裝置，其包括一存儲單元陣列，其可由一組字線逐行尋址及由一組位線逐列尋址；及一讀取/寫入電路，其可尋址成耦合至一行中由一字線連結的一鄰接段存儲單元中的每一存儲單元，以一同讀取或編程所述鄰接段中的所述存儲單元。
13.如權利要求12所述的非易失性存儲裝置，其中所述鄰接段存儲單元形成所述存儲陣列的一行；且所述行由一字線連結。
14.如權利要求12-13中任一權利要求所述的非易失性存儲裝置，其中所述複數個存儲單元由閃速EEPROM單元構成。
15.如權利要求12-13中任一權利要求所述的非易失性存儲裝置，其中所述複數個存儲單元由NROM單元構成。
16.如權利要求12-13中任一權利要求所述的非易失性存儲裝置，其中每一存儲單元存儲一位數據。
17.如權利要求12-13中任一權利要求所述的非易失性存儲裝置，其中每一存儲單元存儲多於一位數據。
18.如權利要求12所述的非易失性存儲裝置，其進一步包括接地構件，其用於將未被尋址進行讀取或編程的存儲單元的位線接地。
19.如權利要求18所述的非易失性存儲裝置，其中所述鄰接段存儲單元形成一存儲陣列的一行的一部分。
20.如權利要求19所述的非易失性存儲裝置，其中所述鄰接段存儲單元形成一存儲陣列的一行的一半。
21.如權利要求20所述的非易失性存儲裝置，其中所述鄰接段存儲單元中的兩個存儲單元形成一存儲陣列的一行。
22.如權利要求18-21中任一權利要求所述的非易失性存儲裝置，其中所述複數個存儲單元由閃速EEPROM單元構成。
23.如權利要求18-21中任一權利要求所述的非易失性存儲裝置，其中所述複數個存儲單元由NROM單元構成。
24.如權利要求18-21中任一權利要求所述的非易失性存儲裝置，其中每一存儲單元存儲一位數據。
25.如權利要求18-21中任一權利要求所述的非易失性存儲裝置，其中每一存儲單元存儲多於一位數據。
全文摘要
本發明揭示一種存儲裝置及其方法，其容許並行地編程及檢測複數個存儲單元，以使由鄰近單元的場的耦合所引起的誤差最小化並提高性能。該存儲裝置及方法使所述複數個存儲單元由同一字線連結，且一讀取/寫入電路以一鄰接方式耦合至每一存儲單元。由此，將一存儲單元及其鄰近單元一同編程，且在編程及後續讀取期間每一存儲單元相對於其鄰近單元的場環境的變化變小。與其中偶數列上的單元與奇數列中的單元獨立編程的傳統架構及方法相比，此會提高性能並減少由鄰近單元的場的耦合引起的誤差。
文檔編號G11C16/26GK1703758SQ03825099
公開日2005年11月30日 申請日期2003年9月18日 優先權日2002年9月24日
發明者若爾-安德裡安·瑟尼, 李彥 申請人:桑迪士克股份有限公司