數字pll電路的製作方法
2023-07-09 00:57:21 2
專利名稱：數字pll電路的製作方法
技術領域：
本發明涉及在頻率合成器或FM解調器等中所使用的數字PLL(PhaseLocked Loop，鎖相環路)電路。
背景技術：
當對磁帶或光碟等記錄媒體上記錄的數字數據進行再現時，為了從自記錄媒體讀出的信息提取再現數據，需要再現時鐘。為了生成與這樣的讀出信息同步的時鐘，例如使用了PLL電路。
當PLL電路被形成為模擬電路時，會相對於半導體元件的製造偏差或工作條件(溫度、電壓等)的變動而產生不能進行穩定工作的問題。此外，由於模擬電路比數字電路規模大，因此增大了PLL電路的電路規模。所以近年來PLL電路被形成為數字電路。這種類型的數字PLL電路例如已在日本專利文獻特開平8-274629號公報等當中被公開。
圖1示出了被日本專利文獻特開平8-274629號公報公開的數字PLL電路。
數字PLL電路9包括相位比較器1、解碼器2、輸出時鐘選擇電路3、振蕩器4、時鐘產生電路5、可變分頻器6、環路濾波器7以及頻率比較器8。
頻率比較器8對基準時鐘Sin和輸出時鐘Sout的頻率誤差進行檢測，並輸出頻率誤差信號。為了防止跟蹤頻率的微小變動，環路濾波器7對頻率誤差信號進行積分，並輸出對可變分頻器6的控制信號。可變分頻器6以對應於控制信號的分頻比來對振蕩器4輸出的主時鐘進行分頻，並輸出分頻主時鐘。時鐘產生電路5以分頻主時鐘為基礎，輸出等相位偏離的多個時鐘。相位比較器1對基準時鐘Sin和輸出時鐘Sout的相位誤差進行檢測，並輸出相位誤差信號。解碼器2對相位誤差信號進行解碼，並把輸出時鐘選擇信號輸出。輸出時鐘選擇電路3按照輸出時鐘選擇信號，從時鐘產生電路5所輸出的多個時鐘中選擇最合適的時鐘，並作為輸出時鐘Sout進行輸出，使得基準時鐘Sin和輸出時鐘Sout的相位誤差最小。
通過以上結構，對輸出時鐘Sout的頻率和相位進行調整，以使之接近基準時鐘Sin的頻率和相位。
在數字PLL電路9中，通過對振蕩器4所產生的主時鐘進行適當的分頻來產生輸出時鐘Sout。因此，振蕩器4必須對應輸出時鐘Sout的頻率來產生足夠高的頻率的主時鐘。此外，由於在數字PLL電路9中分開形成振蕩器4以及對由振蕩器4輸出的主時鐘的頻率進行改變的可變分頻器6，因此增大了電路規模。
下面列出與本發明有關的在先技術文獻。
(專利文獻)(1)日本專利文獻特開平8-274629號公報(圖1～3、段落 ～ )。
發明內容
本發明的目的在於提供一種小規模且具有低抖動特性的數字PLL電路。
本發明的另一目的在於可在短時間內使數字PLL電路的輸出時鐘的頻率以及相位分別與基準時鐘的頻率以及相位相一致。
本發明的另一目的在於可分別獨立且容易地對數字PLL電路的輸出時鐘的頻率以及相位進行調整。
本發明的另一目的在於防止在數字PLL電路的輸出時鐘中產生冒險等。
本發明的另一目的在於可易於對數字PLL電路的輸出時鐘進行分頻或倍頻。
在本發明的數字PLL電路的一種方式中，頻率比較器對基準時鐘以及按照所述基準時鐘而產生的輸出時鐘的頻率進行比較，並輸出表示比較結果的頻率比較信號。頻率可變電路包括延遲電路和第一選擇電路。延遲電路具有多個被串聯連接的反相電路。第一選擇電路按照頻率比較信號來選擇從奇數編號的反相電路中輸出的奇數輸出信號中的任一個，並作為反饋信號反饋到延遲電路的輸入中。因此，可按照頻率比較器的比較結果來改變反饋信號的頻率。相位比較器對基準時鐘以及輸出時鐘的相位進行比較，並輸出表示比較結果的相位比較信號。第二選擇電路按照相位比較信號來選擇奇數輸出信號中的任一個，並作為輸出時鐘進行輸出。因此，可按照相位比較器的結果來改變輸出時鐘的相位。
通過對構成反饋環的反相電路的連接級數進行調整，頻率可變電路作為改變輸出時鐘的頻率的可變振蕩器來發揮功能。因此，不需要分別形成振蕩器以及對從振蕩器輸出的時鐘的頻率進行改變的電路，從而可降低電路規模。另外，由於可將延遲電路通用於輸出時鐘的頻率調整以及相位調整這兩方面中，因此可降低電路規模。
在本發明的數字PLL電路的另一方式中，當基準時鐘與輸出時鐘的頻率差在預定範圍內時，頻率比較器判斷兩個時鐘的頻率一致，並輸出頻率一致信號。在頻率一致信號的輸出過程中，相位比較器對基準時鐘以及輸出時鐘的相位進行比較。
在輸出時鐘的頻率與基準時鐘的頻率相一致後，對輸出時鐘的相位進行調整。由於對輸出時鐘的頻率以及相位分別單獨進行調整，因此一方的調整不會影響另一方的調整。所以，可分別對輸出時鐘的頻率以及相位進行穩定得調整。其結果是，可易於在短時間內使輸出時鐘的頻率和相位分別與基準時鐘的頻率和相位達到一致。
在本發明的數字PLL電路的另一方式中，第一基準分頻器以預定的分頻比對基準時鐘進行分頻，並作為第一分頻基準時鐘進行輸出。頻率比較器包括第一計數器、第二計數器以及大小比較器。第一計數器對基準時鐘進行計數，並將計算出的數值作為第一計數值信號進行輸出。第二計數器對輸出時鐘進行計數，並將計算出的數值作為第二計數值信號進行輸出。響應第一分頻基準時鐘來對第一以及第二計數器進行復位。大小比較器對第一計數值信號所表示的第一計數器的第一計數值和第二計數值信號所表示的第二計數器的第二計數值進行比較，並將比較結果作為頻率比較信號進行輸出。
因此，僅通過分別對基準時鐘和輸出時鐘的時鐘數進行計數，並比較計算出的數值，即可容易地檢測出基準時鐘和輸出時鐘的頻率差。
在本發明的數字PLL電路的另一方式中，當第一和第二計數值相一致時，大小比較器輸出頻率一致信號。在頻率一致信號的輸出過程中，相位比較器比較基準時鐘和輸出時鐘的相位。
在輸出時鐘的頻率與基準時鐘的頻率相一致後，對輸出時鐘的相位進行調整。由於對輸出時鐘的頻率以及相位分別單獨進行調整，因此一方的調整不會影響另一方的調整。所以，可分別對輸出時鐘的頻率以及相位進行穩定得調整。其結果是，可易於在短時間內使輸出時鐘的頻率和相位分別與基準時鐘的頻率和相位達到一致。
在本發明的數字PLL電路的另一方式中，每當第一以及第二計數值相一致時，大小比較器就輸出頻率一致信號。第一基準分頻器以預定的分頻比對基準時鐘進行分頻，並作為第一分頻基準時鐘進行輸出。第一基準分頻器作為可變分頻器進行動作，其中可變分頻器響應頻率一致信號，從而順次加大第一分頻基準時鐘的周期。
因此，每當第一以及第二計數值相一致，第一以及第二計數值的復位周期就會加大。由於每當第一以及第二計數值相一致，第一以及第二計數值的增加部分就會加大，因此可提高頻率比較的精度。通過將基準時鐘和輸出時鐘的頻率的比較時間(計數時間)依次從短時間改變為長時間，從而可階段性的提高頻率比較的精度。其結果是，與不改變頻率比較精度的情況相比，可使輸出時鐘的頻率在短時間內與基準時鐘的頻率相一致。
在本發明的數字PLL電路的另一方式中，第一控制電路具有第一升降計數器。第一升降計數器同步於第一分頻基準時鐘，按照從大小比較器中輸出的頻率比較信號來進行上升計數或下降計數，並將計算出的數值作為第一選擇信號進行輸出。第一選擇信號表示對第一選擇電路所選擇的奇數輸出信號進行反相的反相電路。第一選擇電路將第一選擇信號作為頻率比較信號進行接收。
第一升降計數器的計數值表示對第一選擇電路所選擇的奇數輸出信號進行輸出的反相電路。因此，通過第一升降計數器按照大小比較器的比較結果進行計數操作，可容易地調整輸出時鐘的頻率。
在本發明的數字PLL電路的另一方式中，在頻率比較器開始比較基準時鐘與輸出時鐘的頻率之前，將第一升降計數器設定為一計數值，該計數值表示奇數編號的反相電路中的後級一側的反相電路。
因此，在頻率比較器開始頻率比較之前，頻率可變電路的反饋環比較長，且輸出時鐘的頻率為可振蕩頻率中的最低頻率。此外，在通過頻率調整而改變的反相電路的連接級數的延遲時間大於頻率調整前的輸出時鐘的半周期的情況下，當對第一選擇電路所選擇的奇數輸出信號進行切換時，容易在輸出時鐘中產生狹脈衝。因此，通過增大頻率調整前的輸出時鐘的周期，可降低伴隨頻率的調整而在輸出時鐘中產生狹脈衝的可能性。
在本發明的數字PLL電路的另一方式中，頻率比較器具有第一加法器。第一加法器將預定數值加到第二計數值上，並將加法計算的結果作為加法計算數值信號進行輸出。大小比較器將加法計算數值信號作為第二計數值信號進行接收。
大小比較器所識別的第二計數值大於從第二計數器實際輸出的第二計數值。因此，當大小比較器判斷第一和第二計數值相一致時，輸出時鐘的頻率低於基準時鐘的頻率。其結果是，當基準時鐘的周期沒有被延遲電路中的每一級反相電路的延遲時間所分割時，可以防止輸出時鐘的頻率交差基準時鐘的頻率進行振動。其結果是，可減少伴隨頻率的調整而產生的輸出時鐘的抖動。
在本發明的數字PLL電路的另一方式中，第二基準分頻器以預定的分頻比對基準時鐘進行分頻，並作為第二分頻基準時鐘進行輸出。相位比較器具有第一分頻器和第二分頻器。第一分頻器以預定的分頻比對基準時鐘進行分頻，並作為第一分頻時鐘進行輸出。第二分頻器以與第一分頻器相同的分頻比對輸出時鐘進行分頻，並作為第二分頻時鐘進行輸出。相位比較器對第一以及第二分頻時鐘的相位進行比較，並將比較結果作為相位比較信號進行輸出。第二控制電路具有下降計數器。下降計數器同步於第二分頻基準時鐘，按照相位比較信號來進行下降計數，並將計算出的數值作為第二選擇信號進行輸出。第二選擇信號表示對第二選擇電路所選擇的奇數輸出信號進行輸出的反相電路。在相位比較器開始比較基準時鐘與輸出時鐘的相位之前，將下降計數器設定為一計數值，該計數值表示奇數編號的反相電路中的後級一側的反相電路。第二選擇電路將第二選擇信號作為相位比較信號進行接收。
由於對第一分頻時鐘與第二分頻時鐘的相位進行比較，所以相位比較電路可降低相位比較的頻率。從而減少了伴隨相位的調整而產生的輸出時鐘的抖動。此外，下降計數器的計數值表示輸出第二選擇電路所選擇的奇數輸出信號的反相電路。因此，通過下降計數器按照相位比較器的比較結果來進行計數操作，可容易地調整輸出時鐘的相位。
另外，由於輸出時鐘的周期大於基準時鐘的周期，因此當輸出時鐘的相位與基準時鐘的相位相一致後，輸出時鐘的相位必定從基準時鐘的相位向延遲方向偏離。因此，在輸出時鐘的相位調整中，通過推進輸出時鐘的相位，可使之與基準時鐘的相位相一致。由於不需要進行使輸出時鐘的相位延遲的調整，因此可使用使相位前移的簡易的下降計數器來進行調整。其結果是，可降低電路規模。
在本發明的數字PLL電路的另一方式中，頻率比較器具有第一減法器。第一減法器從第一計數值中減去預定數值，並將減法計算的結果作為減法計算數值信號進行輸出。大小比較器將減法計算數值信號作為第一計數值信號進行接收。
大小比較器所識別的第一計數值小於從第一計數器實際輸出的第一計數值。因此，當大小比較器判斷第一和第二計數值相一致時，輸出時鐘的頻率低於基準時鐘的頻率。其結果是，當基準時鐘的周期沒有被延遲電路中的每一級反相電路的延遲時間所分割時，可以通過頻率調整來防止輸出時鐘的頻率交差基準時鐘的頻率進行振動。即，可減少伴隨頻率的調整而產生的輸出時鐘的抖動。
在本發明的數字PLL電路的另一方式中，第一基準分頻器以預定的分頻比對基準時鐘進行分頻，並作為第一分頻基準時鐘進行輸出。分頻比較器具有第一計數器、第二計數器以及第二加法器。第一計數器對基準時鐘進行計數，並將計算出的數值作為第一計數值信號進行輸出。第二計數器對輸出時鐘進行計數，並將計算出的數值作為第二計數值信號進行輸出。響應第一分頻基準時鐘來對第一以及第二計數器進行復位。第二減法器求得第一計數值信號所表示的第一計數器的第一計數值和第二計數值信號所表示的第二計數器的第二計數值的差，並將所求結果作為頻率比較信號進行輸出。
因此，僅通過分別對基準時鐘和輸出時鐘的時鐘數進行計數，並求出計算出的數值的差，即可容易地檢測出基準時鐘和輸出時鐘的頻率差。
在本發明的數字PLL電路的另一方式中，當第一和第二計數值相一致時，第二減法器輸出頻率一致信號。在頻率一致信號的輸出過程中，相位比較器對基準時鐘和輸出時鐘的相位進行比較。
在輸出時鐘的頻率與基準時鐘的頻率相一致後，對輸出時鐘的相位進行調整。由於對輸出時鐘的頻率以及相位分別單獨進行調整，因此一方的調整不會影響另一方的調整。所以，可分別對輸出時鐘的頻率以及相位進行穩定得調整。其結果是，可易於在短時間內使輸出時鐘的頻率和相位分別與基準時鐘的頻率和相位達到一致。
在本發明的數字PLL電路的另一方式中，每當第一和第二計數值相一致時，第二減法器就輸出頻率一致信號。第一基準分頻器以預定的分頻比對基準時鐘進行分頻，並作為第一分頻基準時鐘進行輸出。第一基準分頻器作為可變分頻器進行動作，其中可變分頻器響應頻率一致信號，從而順次加大第一分頻基準時鐘的周期。
因此，每當第一以及第二計數值相一致，第一以及第二計數值的復位周期就會加大。由於每當第一以及第二計數值相一致，第一以及第二計數值的增加部分就會加大，因此可提高頻率比較的精度。通過將基準時鐘和輸出時鐘的頻率的比較時間(計數時間)依次從短時間改變為長時間，從而可階段性的提高頻率比較的精度。其結果是，與不改變頻率比較精度的情況相比，可使輸出時鐘的頻率在短時間內與基準時鐘的頻率相一致。
在本發明的數字PLL電路的另一方式中，第一控制電路具有第二加法器和存儲電路。第二加法器接收從第二減法器輸出的頻率比較信號以及第一選擇信號，並將頻率比較信號所表示的數值和第一選擇信號所表示的數值相加，將加法計算結果作為更新數值信號進行輸出。存儲電路同步於第一分頻基準時鐘來接收更新數值信號，並將接收的數值作為第一選擇信號進行輸出。第一選擇信號表示輸出第一選擇電路所選擇的奇數輸出信號的反相電路。第一選擇電路將第一選擇信號作為頻率比較信號進行接收。
存儲電路的數值表示輸出第一選擇電路所選擇的奇數輸出信號的反相電路。因此，通過更新存儲電路的數值，可容易地調整輸出時鐘的頻率。另外，由於存儲電路的數值被更新為在存儲電路的數值上加上第一與第二計數值的差而得到的數值，因此可一次對第一選擇電路所選擇的奇數輸出信號同時進行多級切換。其結果是，可在短時間內使輸出時鐘的頻率與基準時鐘的頻率達到一致。
在本發明的數字PLL電路的另一方式中，在頻率比較器開始比較基準時鐘與輸出時鐘的頻率之前，將存儲電路設定為一數值，該數值表示奇數編號的反相電路中的後級一側的反相電路。
因此，在頻率比較器開始頻率比較之前，頻率可變電路的反饋環比較長，且輸出時鐘的頻率為可振蕩頻率中的較低一側的頻率。此外，在通過頻率調整而改變的反相電路的連接級數的延遲時間大於頻率調整前的輸出時鐘的半周期的情況下，當對第一選擇電路所選擇的奇數輸出信號進行切換時，容易在輸出時鐘中產生狹脈衝。因此，通過增大頻率調整前的輸出時鐘的周期，可降低伴隨頻率的調整而在輸出時鐘中產生狹脈衝的可能性。
在本發明的數字PLL電路的另一方式中，頻率比較器具有第一加法器。第一加法器將預定數值加到第二計數值上，並將加法計算的結果作為加法計算數值信號進行輸出。第二減法器將加法計算數值信號作為第二計數值信號進行接收。
第二減法器所識別的第二計數值小於從第二計數器實際輸出的第二計數值。因此，當第二減法器判斷第一和第二計數值相一致時，輸出時鐘的頻率低於基準時鐘的頻率。其結果是，當基準時鐘的周期沒有被延遲電路中的每一級反相電路的延遲時間所分割時，可以通過頻率調整來防止輸出時鐘的頻率交差基準時鐘的頻率進行振動。即，可減少伴隨頻率的調整而產生的輸出時鐘的抖動。
在本發明的數字PLL電路的另一方式中，頻率比較器具有第一減法器。第一減法器從第一計數值中減去預定數值，並將減法計算的結果作為減法計算數值信號進行輸出。第二減法器將減法計算數值信號作為第一計數值信號進行接收。
第二減法器所識別的第一計數值小於從第一計數器實際輸出的第一計數值。因此，當第二減法器判斷第一和第二計數值相一致時，輸出時鐘的頻率低於基準時鐘的頻率。其結果是，當基準時鐘的周期沒有被延遲電路中的每一級反相電路的延遲時間所分割時，可以通過頻率調整來防止輸出時鐘的頻率交差基準時鐘的頻率進行振動。即，可減少伴隨頻率的調整而產生的輸出時鐘的抖動。
在本發明的數字PLL電路的另一方式中，第二基準分頻器以預定的分頻比對基準時鐘進行分頻，並作為第二分頻基準時鐘進行輸出。第二控制電路具有第二升降計數器。第二升降計數器同步於第二分頻基準時鐘，按照相位比較信號來進行上升計數或下降計數，並將計算出的數值作為第二選擇信號進行輸出。第二選擇信號表示對第二選擇電路所選擇的奇數輸出信號進行輸出的反相電路。第二選擇電路將第二選擇信號作為相位比較信號進行接收。
第二升降計數器的計數值表示輸出第二選擇電路所選擇的奇數輸出信號的反相電路。因此，通過第二升降計數器按照相位比較器的比較結果來進行計數操作，可容易地調整輸出時鐘的相位。
在本發明的數字PLL電路的另一方式中，當第二選擇信號所表示的第二升降計數器的計數值通過計數操作從最大值變化到最小值以及從最小值變化到最大值時，第三控制電路輸出邏輯電平反相的第三選擇信號。第三選擇電路響應第三選擇信號的轉換邊沿，交替輸出輸出時鐘被反相了的反相輸出時鐘以及輸出時鐘。頻率比較器以及相位比較器將從第三選擇電路輸出的時鐘作為輸出時鐘進行接收。
輸出時鐘的相位響應第三選擇信號的轉換邊沿來進行反相。因此，當第二升降計數器的計數值從最大值變化到最小值時，通過對輸出時鐘的相位進行反相，可使輸出時鐘的相位遲於與第二升降計數器的計數值的最大值相對應的相位。此外，當第二升降計數器的計數值從最小值變化到最大值時，通過對輸出時鐘的相位進行反相，可使輸出時鐘的相位早於與第二升降計數器的計數值的最小值相對應的相位。其結果是，可在較寬的範圍內對輸出時鐘的相位進行調整。
在本發明的數字PLL電路的另一方式中，第一控制電路按照頻率比較信號來輸出由多位組成的第一選擇信號，所述第一選擇信號表示對第一選擇電路所選擇的奇數輸出信號進行輸出的反相電路。第二控制電路按照相位比較信號來輸出由多位組成的第二選擇信號，所述第二選擇信號表示對第二選擇電路所選擇的奇數輸出信號進行輸出的反相電路。第一轉換檢測器在第一選擇信號的轉換過程中輸出第一轉換信號。第二轉換檢測器在第二選擇信號的轉換過程中輸出第二轉換信號。第一禁止電路被配置在第一選擇電路的輸出和延遲電路的輸入之間，並禁止第一選擇電路的輸出在第一轉換信號的輸出過程中傳輸給延遲電路。第二禁止電路被配置在第二選擇電路的輸出和頻率比較器以及相位比較器的輸入之間，並禁止第二選擇電路的輸出在第二轉換信號的輸出過程中傳輸給頻率比較器以及相位比較器。第一選擇電路將第一選擇信號作為頻率比較信號進行接收。第二選擇電路將第二選擇信號作為相位比較信號進行接收。
由於第一禁止電路禁止第一選擇電路的輸出在第一選擇信號的轉換過程中傳輸給延遲電路，因此通過第一選擇信號的轉換可防止在輸出時鐘中產生冒險等。由於第二禁止電路禁止第二選擇電路的輸出在第二選擇信號的轉換過程中傳輸給頻率比較器以及相位比較器，因此通過第二選擇信號的轉換可防止在輸出時鐘中產生冒險等。
在本發明的數字PLL電路的另一方式中，第三基準分頻器以預定的分頻比對基準時鐘進行分頻，並作為第三分頻基準時鐘進行輸出。第一輸出分頻器以預定的分頻比對從第二選擇電路輸出的輸出時鐘進行分頻，並作為第一分頻輸出時鐘進行輸出。頻率比較器以及相位比較器將第三分頻基準時鐘作為基準時鐘進行接收，並將第一分頻輸出時鐘作為輸出時鐘進行接收。
例如，若將第三基準分頻器和第一輸出分頻器的分頻比分別設為1/K、1/L，則當L＜K成立時，可用任意數值對輸出時鐘進行分頻。當L＞K成立時，可用任意數值對輸出時鐘進行倍頻。此外，當L＝K成立時，即使基準時鐘的頻率高於頻率比較器和相位比較器的可進行比較的頻率上限，也可使輸出時鐘的頻率和相位分別與基準時鐘的頻率和相位相一致。
在本發明的數字PLL電路的另一方式中，第二輸出分頻器以預定的分頻比對從第二選擇電路中輸出的輸出時鐘進行分頻，並作為第二分頻輸出時鐘進行輸出。第三輸出分頻器以預定的分頻比對第二分頻輸出時鐘進行分頻，並作為輸出時鐘進行輸出。第一輸出分頻器將第二分頻輸出時鐘作為輸出時鐘進行接收。
由此，由於增加了可調整輸出時鐘的頻率的分頻器，因此，例如，若將第二以及第三輸出分頻器的分頻比分別設為1/M、1/N，則當L·M＜K·N成立時，可以較高的精度對輸出時鐘進行分頻。當L·M＞K·N成立時，可以較高的精度對輸出時鐘進行倍頻。此外，當L·M＝K·N成立時，即使基準時鐘的頻率高於頻率比較器和相位比較器的可進行比較的頻率上限，也可使輸出時鐘的頻率和相位分別與基準時鐘的頻率和相位相一致。
在本發明的數字PLL電路的另一方式中，頻率比較器對基準時鐘以及按照基準時鐘而產生的輸出時鐘的頻率進行比較，並輸出表示比較結果的頻率比較信號。頻率可變電路具有延遲電路和第一選擇電路。延遲電路具有多個被串聯連接的反相電路。第一選擇電路按照頻率比較信號來選擇從奇數編號的反相電路中輸出的奇數輸出信號中的任一個，並作為反饋信號反饋到延遲電路的輸入中。因此，可按照頻率比較器的比較結果對反饋信號的頻率進行修改。相位比較器對基準時鐘以及輸出時鐘的相位進行比較，並輸出表示比較結果的相位比較信號。第二升降計數器同步於基準時鐘，按照相位比較信號來進行上升計數或下降計數，並將計算出的數值作為第二選擇信號進行輸出。當第二選擇信號所表示的第二升降計數器的計數值通過計數操作從最大值變化到最小值以及從最小值變化到最大值時，第三控制電路輸出邏輯電平反相的第三選擇信號。第四選擇電路接收從偶數編號的反相電路中輸出的偶數輸出信號以及所述奇數輸出信號，並在第三選擇信號為第一邏輯電平期間，按照第二選擇信號來選擇奇數輸出信號中的任一個，並作為輸出時鐘進行輸出，而在第三選擇信號為第二邏輯電平期間，按照第二選擇信號來選擇偶數輸出信號中的任一個，並作為輸出時鐘進行輸出。因此，可按照相位比較器的比較結果來改變輸出時鐘的相位。
通過調整構成反饋環的反相電路的連接級數，頻率可變電路可作為改變輸出時鐘的頻率的可變振蕩器來發揮功能。因此，不需要單獨形成振蕩器以及對由振蕩器輸出的時鐘的頻率進行改變的電路，從而可降低電路規模。另外，由於延遲電路可通用於輸出時鐘的頻率調整以及相位調整這兩方面中，因此可降低電路規模。
輸出時鐘的相位響應第三選擇信號的轉換邊沿來進行反相。因此，當第二升降計數器的計數值從最大值變化到最小值時，通過對輸出時鐘的相位進行反相，可使輸出時鐘的相位遲於與第二升降計數器的計數值的最大值相對應的相位。此外，當第二升降計數器的計數值從最小值變化到最大值時，通過對輸出時鐘的相位進行反相，可使輸出時鐘的相位早於與第二升降計數器的計數值的最小值相對應的相位。其結果是，可在較寬的範圍內對輸出時鐘的相位進行調整。
圖1是示出以往的數字PLL電路的框圖；圖2是示出本發明的數字PLL電路的第一實施方式的框圖；圖3是詳細示出第一實施方式中的頻率比較器和第一控制電路的框圖；圖4是詳細示出第一實施方式中的相位比較器和第二控制電路的框圖；圖5是示出第一實施方式中的第一以及第二選擇電路的一個示例的框圖；
圖6是示出本發明的數字PLL電路的第二實施方式的框圖；圖7是詳細示出第二實施方式中的頻率比較器以及第一控制電路的框圖；圖8是示出本發明的數字PLL電路的第三實施方式的框圖；圖9是示出本發明的數字PLL電路的第四實施方式的框圖；圖10是示出本發明的數字PLL電路的第五實施方式的框圖；圖11是示出本發明的數字PLL電路的第六實施方式的框圖；圖12是詳細示出第六實施方式中的頻率比較器的框圖；圖13是詳細示出第六實施方式中的相位比較器以及第二控制電路的框圖；圖14是示出本發明的數字PLL電路的第七實施方式的框圖；圖15是詳細示出第七實施方式中的頻率比較器的框圖；圖16是示出本發明的數字PLL電路的第八實施方式的框圖；圖17是詳細示出第八實施方式中的頻率比較器的框圖；圖18是示出本發明的數字PLL電路的第九實施方式的框圖；圖19是詳細示出第九實施方式中的頻率比較器的框圖；圖20是示出本發明的數字PLL電路的第十實施方式的框圖；圖21是示出本發明的數字PLL電路的第十一實施方式的框圖；圖22是示出本發明的數字PLL電路的第十二實施方式的框圖。
具體實施例方式
下面利用附圖對本發明的實施方式進行說明。圖中粗線表示的信號由多位構成。
圖2示出了本發明的數字PLL電路的第一實施方式。
數字PLL電路100包括頻率比較器110、第一控制電路112、環形振蕩器114(頻率可變電路)、相位比較器120、第二控制電路122、第二選擇電路128、第一基準分頻器150以及第二基準分頻器152。
頻率比較器110將基準時鐘CKB以及按照基準時鐘CKB從第二選擇電路128輸出的輸出時鐘CKO的頻率與第一分頻基準時鐘CKDB1進行同步比較，並輸出表示比較結果的頻率比較信號UP1、DN1。當基準時鐘CKB與輸出時鐘CKO的頻率差在預定範圍內時，頻率比較器110判定兩個時鐘的頻率一致，並輸出頻率一致信號MATCH。
第一控制電路12按照頻率比較信號UP1、DN1與第一分頻基準時鐘CKDB1同步輸出多位的第一選擇信號SEL1。第一選擇信號SEL1表示輸出第一選擇電路118所選擇的奇數輸出信號ODD(ODD0～ODDn)的緩衝器BUF(BUF0～BUFn)。在圖3中詳細地對頻率比較器110以及第一控制電路112進行說明。
環形振蕩器114具有延遲電路116以及第一選擇電路118。延遲電路116由反相器INVF(反相電路)和緩衝器BUF(BUF0～BUFn)串聯連接而成。各緩衝器BUF由兩個反相器串聯構成。第一選擇電路118按照第一選擇信號SEL1來選擇由緩衝器BUF輸出的奇數輸出信號ODD(ODD0～ODDn)中的任一信號，並作為反饋信號RT反饋到作為延遲電路116的輸入的反相器INVF的輸入。反饋環通常由奇數級的反相器列構成。據此，通過調整構成反饋環的緩衝器BUF的連接級數，環形振蕩器114可作為對輸出時鐘CKO的頻率進行改變的可變振蕩器進行動作。因此，不需要單獨形成振蕩器以及對由振蕩器輸出的時鐘的頻率進行改變的電路，從而降低電路規模。
在頻率一致信號MATCH的輸出過程中，相位比較器120對基準時鐘CKB以及輸出時鐘CKO的相位進行比較，並輸出表示比較結果的相位比較信號UP2、DN2。
第二控制電路122按照相位比較信號UP2、DN2與第二分頻基準時鐘CKDB2同步輸出多位的第二選擇信號SEL2。第二選擇信號SEL2表示輸出第二選擇電路128所選擇的奇數輸出信號ODD(ODD0～ODDn)的緩衝器BUF(BUF0～BUFn)。在圖4中詳細地對相位比較器120以及第二控制電路122進行說明。
第二選擇電路128按照第二選擇信號SEL2來選擇奇數輸出信號ODD(ODD0～ODDn)中的任一信號，並作為輸出時鐘CKO進行輸出。在圖5中詳細地對第一選擇電路118以及第二選擇電路128進行說明。
第一基準分頻器150以預定的分頻比對基準時鐘CKB進行分頻，並作為第一分頻基準時鐘CKDB1進行輸出。
第二基準分頻器152以預定的分頻比對基準時鐘CKB進行分頻，並作為第二分頻基準時鐘CKDB2進行輸出。
圖3詳細示出了第一實施方式中的頻率比較器110以及第一控制電路112。
頻率比較器110具有第一計數器C1、第二計數器C2、復位生成器RSTG以及大小比較器MC。
第一計數器C1對基準時鐘CKB的時鐘數進行計數，並將計得的數值作為多位的第一計數值信號CNT1進行輸出。
第二計數器C2對輸出時鐘CKO的時鐘數進行計數，並將計得的數值作為多位的第二計數值信號CNT2進行輸出。
復位生成器RSTG對第一分頻基準時鐘CKDB1的上升沿進行檢測，並輸出作為脈衝信號的復位信號RST。第一計數器C1以及第二計數器C2響應復位信號RST進行復位。例如，第一計數器C1以及第二計數器C2響應復位信號RST，從而所有的位復位為「0」。
大小比較器MC將第一計數值信號CNT1所表示的第一計數器C1的第一計數值與第二計數值信號CNT2所表示的第二計數器C2的第二計數值進行比較，並將比較結果作為頻率比較信號UP1、DN1進行輸出。例如，當第一計數值小於第二計數值時，頻率比較信號UP1、DN1被分別固定為「邏輯1」、「邏輯0」。當第一計數值大於第二計數值時，頻率比較信號UP1、DN1被分別固定為「邏輯0」、「邏輯1」。當第一計數值與第二計數值一致時，頻率比較信號UP1、DN1同被固定為「邏輯0」。
當第一計數值與第二計數值相一致時，大小比較器MC輸出頻率一致信號MATCH。例如通過使頻率比較信號UP1、DN1的邏輯或的非信號與第一分頻基準時鐘CKDB1的上升沿同步來產生頻率一致信號MATCH。當第一計數值與第二計數值相一致時，頻率一致信號MATCH被固定為「邏輯1」。當第一計數值與第二計數值不一致時，頻率一致信號MATCH被固定為「邏輯0」。
第一控制電路112具有第一升降計數器UDC1。第一升降計數器UDC1同步於第一分頻基準時鐘CKDB1，按照頻率比較信號UP1、DN1進行上升計數或下降計數，並將計得的數值作為第一選擇信號SEL1進行輸出。例如，當頻率比較信號UP1為「邏輯1」時，第一升降計數器UDC1同步於第一分頻基準時鐘CKDB1的上升沿來進行上升計數。當頻率比較信號DN1為「邏輯1」時，第一升降計數器UDC1同步於第一分頻基準時鐘CKDB1的上升沿來進行下降計數。當頻率比較信號UP1、DN1同為「邏輯0」時，第一升降計數器UDC1不進行計數操作。
由此，第一選擇電路118按照頻率比較器110的比較結果，對所選擇的奇數輸出信號ODD一級級地進行切換。具體來說，當輸出時鐘CKO的頻率高於基準時鐘CKB的頻率時，第一上升下降計數器UDC1進行上升計數。由此，第一選擇信號SEL1所表示的數值增大1。即，第一選擇電路118將所選擇的奇數輸出信號ODD向後級方向(圖2的延遲電路116的左方向)切換一級。當輸出時鐘CKO的頻率低於基準時鐘CKB的頻率時，第一上升下降計數器UDC1進行下降計數。由此，第一選擇信號SEL1所表示的數值減小1。即，第一選擇電路118將選擇的奇數輸出信號ODD向前級方向切換一級。
此外，在頻率比較器110對基準時鐘CKB和輸出時鐘CKO的頻率開始進行比較之前(例如數字PLL電路100電源接通時)，將第一上升下降計數器UDC1設定為與圖2所示的末級的緩衝器BUFn相對應的數值，並預先輸出表示緩衝器BUFn的第一選擇信號SEL1。即，第一選擇電路118預先選擇奇數輸出信號ODDn。因此，輸出時鐘CKO的頻率被預先設定為可振蕩的頻率中的最低頻率。
圖4詳細示出了第一實施方式中的相位比較器120以及第二控制電路122。
相位比較器120包括第一分頻器DV1、第二分頻器DV2以及相位比較電路PC。
第一分頻器DV1以預定的分頻比對基準時鐘CKB進行分頻，並作為第一分頻時鐘CKD1進行輸出。
第二分頻器DV2以與第一分頻器DV1相同的分頻比對輸出時鐘CKO進行分頻，並作為第二分頻時鐘CKD2進行輸出。
在頻率一致信號MATCH的輸出過程中(例如，當頻率一致信號MATCH為「邏輯1」時)，相位比較電路PC對第一分頻時鐘CKD1與第二分頻時鐘CKD2的相位進行比較，並將比較結果作為相位比較信號UP2、DN2進行輸出。例如，當第二分頻時鐘CKD2的相位早於第一分頻時鐘CKD1的相位時，相位比較信號UP2、DN2被分別固定為「邏輯1」、「邏輯0」。當第二分頻時鐘CKD2的相位遲於第一分頻時鐘CKD1的相位時，相位比較信號UP2、DN2被分別固定為「邏輯0」、「邏輯1」。當第一分頻時鐘CKD1與第二分頻時鐘CKD2的相位相一致時，相位比較信號UP2、DN2被共同固定為「邏輯0」。由於對第一分頻時鐘與第二分頻時鐘的相位進行比較，所以相位比較電路PC降低了相位比較的頻率。從而減少了伴隨相位的調整而產生的輸出時鐘CKO的抖動。此外，通過降低相位比較的頻率可以減少安裝了數字PLL電路100的半導體集成電路的耗電量。
第二控制電路122具有第二升降計數器UDC2。第二升降計數器UDC2同步於第二分頻基準時鐘CKDB2來響應相位比較信號UP2、DN2進行上升計數或下降計數，並將計算出的數值作為第二選擇信號SEL2進行輸出。例如，當相位比較信號UP2為「邏輯1」時，第二升降計數器UDC2同步於第二分頻基準時鐘CKDB2的上升沿來進行上升計數。當相位比較信號DN2為「邏輯1」時，第二升降計數器UDC2同步於第二分頻基準時鐘CKDB2的上升沿來進行下降計數。當相位比較信號UP2、DN2同為「邏輯0」時，第二升降計數器UDC2不進行計數操作。
由此，第二選擇電路128按照相位比較器120的比較結果對所選擇的奇數輸出信號ODD一級級地進行切換。具體來說，當輸出時鐘CKO的相位早於基準時鐘CKB的相位時，第二升降計數器UDC2進行上升計數。由此，第二選擇信號SEL2所表示的數值增大1。即，第二選擇電路128將所選擇的奇數輸出信號ODD向後級方向切換一級。當輸出時鐘CKO的相位遲於基準時鐘CKB的相位時，第二升降計數器UDC2行下降計數。由此，第二選擇信號SEL2表示的數值減小1。即，第二選擇電路128將所選擇的奇數輸出信號ODD向前級方向切換一級。
圖5示出了第一實施方式中的第一選擇電路118以及第二選擇電路128的一個示例。
第一選擇電路118包括第一解碼器DEC1、邏輯與電路ANDF(ANDF0～ANDFn)以及邏輯或電路ORF。
第一解碼器DEC1對從圖2所示的第一控制電路112輸出的第一選擇信號SEL1進行解碼，並輸出n位的解碼信號FD(FD0～FDn)。例如，在解碼信號FD中，與第一選擇信號SEL1所示的值相對應的位被固定為「邏輯1」。在解碼信號FD中，除與第一選擇信號SEL1所示的值相對應的位的以外的位被固定為「邏輯0」。
各邏輯與電路ANDF對解碼信號FD以及奇數輸出信號ODD所對應的每一位進行邏輯與，並輸出計算結果。邏輯或電路ORF對分別從邏輯與電路ANDF輸出的邏輯與結果進行邏輯或，並將運算結果作為反饋信號RT進行輸出。由此，第一選擇電路118按照第一選擇信號SEL1對選擇的奇數輸出信號ODD進行切換。因此，按照第一選擇信號SEL1來控制環形振蕩器114中的反饋環所包含的緩衝器BUF的級數。即，按照頻率比較器110的比較結果來調整反饋信號RT的頻率。
第二選擇電路128具有第二解碼器DEC2、邏輯與電路ANDP(ANDP0～ANDPn)以及邏輯或電路ORP。
第二解碼器DEC1對從第二控制電路122輸出的第二選擇信號SEL2進行解碼，並輸出n位的解碼信號PD(PD0～PDn)。例如，在解碼信號PD中，與第二選擇信號SEL2所示的值相對應的位被固定為「邏輯1」。在解碼信號FD中，除了與第二選擇信號SEL2所示的值相對應的位以外的位被固定為「邏輯0」。
各邏輯與電路ANDP對解碼信號PD以及奇數輸出信號ODD所對應的每一位進行邏輯與，並輸出計算結果。邏輯或電路ORP對分別從邏輯與電路ANDP輸出的邏輯與的結果進行邏輯或，並將運算結果作為輸出時鐘CKO進行輸出。由此，第二選擇電路128按照第二選擇信號SEL2對所選擇的奇數輸出信號ODD進行切換。因此，按照第二選擇信號SEL2來控制從第一選擇電路118的輸出到第二選擇電路128的輸入的路徑所包含的緩衝器BUF的級數。即，按照相位比較器120的比較結果來調整輸出時鐘CKO的相位。此外，由於沒有包含在環形振蕩器114的反饋環中的緩衝器BUF也被用於輸出時鐘CKO的相位調整，因此可有效利用延遲電路116中的緩衝器BUF。
通過以上結構，可將延遲電路116通用於輸出時鐘CKO的頻率調整以及相位調整這兩方面中，因此可降低數字PLL電路100的電路規模。
在這裡，利用具體示例對第一實施方式的操作進行說明。
例如，基準時鐘CKB和輸出時鐘CKO的頻率分別設為100MHz(周期10ns)、50MHz(周期20ns)。第一基準分頻器150的分頻比設為1/16。即，對基準時鐘CKB和輸出時鐘CKO的頻率進行比較的周期為160ns。第二基準分頻器152、第一分頻器DV1以及第二分頻器DV2的分頻比同為1/16。即，對基準時鐘CKB和輸出時鐘CKO的相位進行比較的周期為160ns。緩衝器BUF的每一級的延遲時間為0.1ns。第一選擇電路118設為選擇第x個奇數輸出信號ODDx。第二選擇電路128設為選擇第y個奇數輸出信號ODDy。
首先，為了使輸出時鐘CKO的頻率與基準時鐘CKB的頻率相一致而對輸出時鐘CKO的頻率進行調整。
在頻率比較器110中，第一計數器C1和第二計數器C2響應復位信號RST將所有的位復位為「0」。之後，第一計數器C1在再次復位之前對基準時鐘CKB進行16次計數操作。因此，第一計數值被計數到「16」。此外，第二計數器C2在再次復位之前對輸出時鐘CKO進行8次計數操作。第二計數值被計數到「8」。此時，大小比較器MC判定第一計數值大於第二計數值，並將頻率輸出信號UP1、DN1分別固定為「邏輯0」、「邏輯1」。此外，由於第一和第二計數值不一致，因此頻率一致信號MATCH被固定為「邏輯0」。
由於頻率比較信號DN1為「邏輯1」，因此第一升降計數器UDC1同步於第一分頻基準時鐘CKDB1的上升沿來進行計數。因此，第一升降計數器UDC1的計數值從x改變為x-1。即，第一選擇信號SEL1所示的值從x改變為x-1。
第一選擇電路118將選擇的奇數輸出信號ODD從奇數輸出信號ODDx切換為奇數輸出信號ODDx-1。由此，輸出時鐘CKO的周期減小為19.8ns。即，輸出時鐘CKO的頻率升高到大約50.51MHz。
由於基準時鐘CKB與輸出時鐘CKO的周期差(頻率差)為10ns，因而通過實施50次上述的頻率調整來使第一和第二計數值相一致。因此，輸出時鐘CKO的頻率與基準時鐘CKB的頻率一致。即，輸出時鐘CKO的頻率被鎖定。此時，頻率一致信號MATCH被固定為「邏輯1」。
在輸出時鐘CKO的頻率與基準時鐘CKB的頻率相一致後，為了使輸出時鐘CKO的相位與基準時鐘CKB的相位相一致而對輸出時鐘CKO的相位進行調整。另外在這裡，輸出時鐘CKO的頻率與基準時鐘CKB的頻率相一致時，輸出時鐘CKO的相位要遲於基準時鐘CKB的相位。
在相位比較器120中，相位比較電路PC判斷第二分頻時鐘CKD2的相位遲於第一分頻時鐘CKD1的相位，並將相位比較信號UP2、DN2分別固定為「邏輯0」、「邏輯1」。
由於相位比較信號DN2為「邏輯1」，因此第二升降計數器UDC2同步於第二分頻基準時鐘CKDB2的上升沿來進行計數。因此，第二升降計數器UDC2的計數值從y改變為y-1。即，第二選擇信號SEL2所示的值從y改變為y-1。
第二選擇電路128將選擇的奇數輸出信號ODD從奇數輸出信號ODDy切換為奇數輸出信號ODDy-1。由此，輸出時鐘CKO的相位早了0.1ns。通過使輸出時鐘CKO的相位前進0.1ns，將基準時鐘CKB和輸出時鐘CKO的相位差減小0.1ns。
由於基準時鐘CKB的頻率為100MHz，所以基準時鐘CKB和輸出時鐘CKO的相位差最高為10ns(1周期)。因此，通過實施最高100次上述的相位調整來使輸出時鐘CKO的相位與基準時鐘CKB的相位相一致。
並且，在輸出時鐘CKO的頻率與基準時鐘CKB的頻率相一致後(包括相位調整過程中)還繼續實施頻率調整。因此，當輸出時鐘CKO的頻率錯開基準時鐘CKB的頻率時，再次實施所述的輸出時鐘CKO的頻率調整。此時，頻率一致信號MATCH從「邏輯1」轉變為表示頻率不一致的「邏輯0」。此外，在輸出時鐘CKO的相位與基準時鐘CKB的相位相一致後還繼續實施相位調整。因此，當輸出時鐘CKO的相位錯開基準時鐘CKB的相位時，再次實施所述的輸出時鐘CKO的相位調整。
在第一實施方式中可得到下面的效果。
通過對構成反饋環的緩衝器BUF的連接級數進行調整，環形振蕩器114可作為對輸出時鐘CKO的頻率進行改變的可變振蕩器來發揮功能。此外，可將延遲電路116通用於輸出時鐘CKO的頻率調整以及相位調整這兩方面中。因此可降低電路規模。
在輸出時鐘CKO的頻率與基準時鐘CKB的頻率相一致後，對輸出時鐘CKO的相位進行調整。由於對輸出時鐘CKO的頻率和相位分別單獨進行調整，因此一方的調整不會影響到另一方的調整。因此，可分別對輸出時鐘CKO的頻率和相位穩定地進行調整。其結果是，可易於在短時間內使輸出時鐘CKO的頻率和相位分別與基準時鐘CKB的頻率和相位達到一致。
由於將輸出時鐘CKO的頻率預先設定為可振蕩頻率中的最低頻率，因此可以增大頻率調整前的輸出時鐘CKO的周期。此外，在通過頻率調整而改變的緩衝器BUF的連接級數的延遲時間大於頻率調整前的輸出時鐘CKO的半周期的情況下，當對第一選擇電路118所選擇的奇數輸出信號ODD進行切換時，在輸出時鐘CKO中易於產生狹脈衝(glitch)。因此，通過增大頻率調整前的輸出時鐘CKO的周期，可降低伴隨頻率的調整而在輸出時鐘CKO中產生狹脈衝的可能性。
為了對第一分頻時鐘CKD1與第二分頻時鐘CKD2的相位進行比較，相位比較器120降低了相位比較的頻率。因此，減少了伴隨相位的調整而產生的輸出時鐘CKO的抖動。此外，通過降低相位比較的頻率可以減少安裝數字PLL電路100的半導體集成電路的耗電量。
圖6示出了本發明的數字PLL電路的第二實施方式。對於與在第一實施方式中說明的要素相同的要素標上相同的標號，省略其詳細說明。
數字PLL電路200具有替代第一實施方式的頻率比較器110和第一控制電路112的頻率比較器210和第一控制電路212。其它結構與第一實施方式相同。
頻率比較器210將基準時鐘CKB以及按照基準時鐘CKB從第二選擇電路128輸出的輸出時鐘CKO的頻率與第一分頻基準時鐘CKDB1進行同步比較，並輸出表示比較結果的多位的頻率比較信號DIFF。當基準時鐘CKB與輸出時鐘CKO的頻率差在預定範圍內時，頻率比較器210判斷兩個時鐘的頻率一致，並輸出頻率一致信號MATCH。
第一控制電路212按照頻率比較信號DIFF與第一分頻基準時鐘CKDB1同步輸出多位的第一選擇信號SEL1。
圖7詳細示出了第二實施方式中的頻率比較器210以及第一控制電路212。
頻率比較器210具有代替第一實施方式的大小比較器MC的第二減法器S2。其它結構與第一實施方式相同。
第二減法器S2求出第一與第二計數值的差，並將所求得的差作為頻率比較信號DIFF進行輸出。
當第一計數值與第二計數值相一致時，第二減法器S2輸出頻率一致信號MATCH。例如通過使頻率比較信號DIFF的所有位的邏輯或的非信號與第一分頻基準時鐘CKDB1的上升沿同步來產生頻率一致信號MATCH。與第一實施方式相同，當第一計數值與第二計數值相一致時，頻率一致信號MATCH被固定為「邏輯1」。當第一計數值與第二計數值不一致時，頻率一致信號MATCH被固定為「邏輯0」。
第一控制電路212具有第二加法器A2和寄存器REG(存儲電路)。
第二加法器A2接收頻率比較信號DIFF以及第一選擇信號SEL1，將頻率比較信號DIFF所示的值加到第一選擇信號SEL1所示的值上，並將該加法計算的結果作為更新值信號RN進行輸出。
寄存器REG與第一分頻基準時鐘CKDB1同步，從而接收更新值信號RN，並將接收到的數值作為第一選擇信號SEL1進行輸出。由此，圖5所示的第一選擇電路118按照頻率比較器210的比較結果，一次對所選擇的奇數輸出信號ODD進行多級切換。
此外，在頻率比較器210對基準時鐘CKB和輸出時鐘CKO的頻率開始進行比較之前，將寄存器REG設定為與末級的緩衝器BUFn相對應的數值，並預先輸出表示緩衝器BUFn的第一選擇信號SEL1。即，第一選擇電路118預先選擇奇數輸出信號ODDn。因此，輸出時鐘CKO的頻率被預先設定為可振蕩頻率中的最低頻率。
在這裡，利用具體示例對第二實施方式的操作進行簡要說明。
例如，基準時鐘CKB和輸出時鐘CKO的頻率分別設為100MHz(周期10ns)、50MHz(周期20ns)。第一基準分頻器150的分頻比設為1/16。即，對基準時鐘CKB和輸出時鐘CKO的頻率進行比較的周期為160ns。緩衝器BUF的每一級的延遲時間為0.1ns。第一選擇電路118設為選擇第x個奇數輸出信號ODDx。
首先，為了使輸出時鐘CKO的頻率與基準時鐘CKB的頻率相一致而實施輸出時鐘CKO的頻率調整。
與第一實施方式相同，在頻率比較器210中，第一計數器C1和第二計數器C2按照復位信號RST將所有的位復位為「0」。之後，第一計數器C1在再次復位之前對基準時鐘CKB進行16次計數操作。因此，第一計數值被計數到「16」。此外，第二計數器C2在再次復位之前對輸出時鐘CKO進行8次計數操作。因此，第二計數值被計數到「8」。此時，第二減法器S2從第二計數值中減去第一計數值，並輸出對應於減法計算結果(-8)的頻率比較信號DIFF。此外，由於第一和第二計數值不一致，因此頻率一致信號MATCH被固定為「邏輯0」。
在第一控制電路212中，第二加法器A2將表示頻率比較信號DIFF的數值(-8)加到第一選擇信號SEL1所表示的數值(x)上，並輸出對應於加法計算結果(x-8)的更新值信號RN。寄存器REG同步於第一分頻基準時鐘CKDB1來接收更新值信號RN。即，第一選擇信號SEL1所表示的數值從x改變為x-8。
第一選擇電路118將所選擇的奇數輸出信號ODD從奇數輸出信號ODDx切換為奇數輸出信號ODDx-8。由此，輸出時鐘CKO的周期減小為18.4ns。即，輸出時鐘CKO的頻率升高到約54.35MHz。
通過反覆實施上述的頻率調整來使第一和第二計數值相一致。因此，輸出時鐘CKO的頻率與基準時鐘CKB的頻率相一致。即，輸出時鐘CKO的頻率被鎖定。此時，頻率一致信號MATCH被固定為「邏輯1」。
與第一實施方式相同，在輸出時鐘CKO的頻率與基準時鐘CKB的頻率相一致後，為了使輸出時鐘CKO的相位與基準時鐘CKB的相位相一致而實施輸出時鐘CKO的相位調整。
並且與第一實施方式相同，在輸出時鐘CKO的頻率與基準時鐘CKB的頻率相一致後(包括相位調整中)還繼續實施頻率調整。因此，當輸出時鐘CKO的頻率錯開基準時鐘CKB的頻率時，再次實施所述的輸出時鐘CKO的頻率調整。此時，頻率一致信號MATCH從「邏輯1」轉變為「邏輯0」。
在上述的第二實施方式中也可以得到與第一實施方式相同的效果。另外，由於寄存器REG的數值被更新為在寄存器REG的數值上加上第一與第二計數值的差而得到的數值，因此不必一級級地，而是可以一次多級地對第一選擇電路118所選擇的奇數輸出信號ODD進行多級切換。其結果是，可在短時間內使輸出時鐘CKO的頻率與基準時鐘CKB的頻率達到一致。
圖8示出了本發明的數字PLL電路的第三實施方式。對於與在第一實施方式中說明的要素相同的要素標上相同的標號，省略其詳細說明。
數字PLL電路300具有用來替代第一實施方式中的第一基準分頻器150的可變分頻器350(第一基準分頻器)。其它結構與第一實施方式相同。
與第一實施方式的第一基準分頻器150相同，可變分頻器350以預定的分頻比對基準時鐘CKB進行分頻，並作為第一分頻基準時鐘CKDB1進行輸出。此外，可變分頻器350每接收一次頻率一致信號MATCH(高電平)，第一分頻基準時鐘CKDB1的周期就依次增大。例如，可變分頻器350分別同步於頻率一致信號MATCH的上升沿來將分頻比依次改變為1/4、1/8、1/16、…。
由於在輸出時鐘CKO的頻率調整的初始階段，基準時鐘CKB和輸出時鐘CKO的頻率差較大，因此可在短時間內(時鐘數少)檢測出頻率比較器110中的第一和第二計數值的不一致。另一方面，若通過頻率調整來減小基準時鐘CKB和輸出時鐘CKO的頻率差，則在檢測第一和第二計數值的不一致時就會花費較長時間(時鐘數多)。因此，通過將基準時鐘CKB和輸出時鐘CKO的頻率的比較時間(計數時間)依次從短時間改變為長時間，來階段性的提高頻率比較的精度。與如第一實施方式不改變頻率比較精度的情況相比，通過在初始階段降低頻率比較的精度，可使輸出時鐘CKO的頻率在短時間內與基準時鐘CKB的頻率相一致。
在上述的第三實施方式中也可以得到與第一實施方式相同的效果。另外，通過將基準時鐘CKB和輸出時鐘CKO的頻率的比較時間依次從短時間改變為長時間，可階段性的提高頻率比較的精度。因此，可在短時間內使輸出時鐘CKO的頻率與基準時鐘CKB的頻率達到一致。
圖9示出了本發明的數字PLL電路的第四實施方式。對於與在第一、第二以及第三實施方式中說明的要素相同的要素標上相同的標號，省略其詳細說明。
數字PLL電路400具有替代第二實施方式的第一基準分頻器150的可變分頻器350(第一基準分頻器)。其它結構與第二實施方式相同。
在上述的第四實施方式中也可以得到與第一、第二以及第三實施方式相同的效果。
圖10示出了本發明的數字PLL電路的第五實施方式。對於與在第一實施方式中說明的要素相同的要素標上相同的標號，省略其詳細說明。
數字PLL電路500被如下構成在第一實施方式中加上反相器INVP、第三控制電路532以及第三選擇電路538。其它結構與第一實施方式相同。
當第二選擇信號SEL2表示的第二升降計數器UDC2(圖4)的計數值通過計數操作從最大值變化到最小值以及從最小值變化到最大值時，第三控制電路532輸出邏輯電平反相的第三選擇信號SEL3。例如第二升降計數器UDC2的計數值的最大值以及最小值分別是「n」、「0」。例如第三選擇信號SEL3預先被固定為「邏輯0」。
第三選擇電路538響應第三選擇信號SEL3的轉換邊沿(上升沿和下降沿)，將反相輸出時鐘/CKBO和基準輸出時鐘CKBO作為輸出時鐘CKO交替進行輸出。通過反相器INVP，將從第二選擇電路128輸出的基準輸出時鐘CKBO進行反相來生成反相輸出時鐘/CKBO。例如，當第三選擇信號SEL3是「邏輯1」時，第三選擇電路538將基準輸出時鐘CKBO作為輸出時鐘CKO進行輸出。當第三選擇信號SEL3是「邏輯0」時，第三選擇電路538將反相輸出時鐘/CKBO作為輸出時鐘CKO進行輸出。由此，輸出時鐘CKO的相位與第三選擇信號SEL3的轉換邊沿同步進行反相。
在第五實施方式中，當第二升降計數器UDC2的計數值從最大值變化到最小值時，通過對輸出時鐘CKO的相位進行反相，可使輸出時鐘CKO的相位遲於與第二升降計數器UDC2的計數值的最大值相對應的相位。此外，當第二升降計數器UDC2的計數值從最小值變化到最大值時，通過對輸出時鐘CKO的相位進行反相，可使輸出時鐘CKO的相位早於與第二升降計數器UDC2的計數值的最小值相對應的相位。
在上述的第五實施方式中可以得到與第一實施方式相同的效果。另外，通過響應第三選擇信號SEL3的轉換邊沿將輸出時鐘CKO的相位進行反相，可在較寬的範圍內對輸出時鐘CKO的相位進行調整。
圖11示出了本發明的數字PLL電路的第六實施方式。對於與在第一實施方式中說明的要素相同的要素標上相同的標號，省略其詳細說明。
數字PLL電路600具有替代第一實施方式中的頻率比較器110以及第二控制電路122的頻率比較器610以及第二控制電路622。其它結構與第一實施方式相同。
圖12詳細示出了第六實施方式中的頻率比較器610。
頻率比較器610被如下構成在第一實施方式的頻率比較器110上附加了第一加法器A1。其它結構與第一實施方式相同。
第一加法器A1將預定的數值(例如「1」)加到第二計數器C2的第二計數值上，並將加法計算的結果作為多位的加法計算數值信號ADD進行輸出。
大小比較器MC接收加法計算數值信號ADD，而不是接收表示第二計數值的第二計數值信號CNT2。由此，當大小比較器MC判斷第一和第二計數值相一致時，輸出時鐘CKO的頻率低於基準時鐘CKB的頻率。從而，當輸出時鐘CKO的頻率被鎖定時，輸出時鐘CKO的頻率不會高於基準時鐘CKB的頻率。因此，當基準時鐘CKB的周期沒有被緩衝器BUF的每一級的延遲時間所分割時，可以防止輸出時鐘CKO的頻率交差基準時鐘CKB的頻率進行振動。其結果是，減少了伴隨頻率的調整而產生的輸出時鐘CKO的抖動。
圖13詳細示出了第六實施方式中的相位比較器120以及第二控制電路622。
第二控制電路622具有替代第一實施方式中的第二升降計數器UDC2的下降計數器DC。其它結構與第一實施方式相同。
下降計數器DC按照相位比較信號DN2與第二分頻基準時鐘CKDB2同步進行下降計數，並將計算出的數值作為第二選擇信號SEL2進行輸出。例如，當相位比較信號DN2為「邏輯1」時，下降計數器DC與第二分頻基準時鐘CKDB2的上升沿同步進行下降計數。當相位比較信號DN2為「邏輯0」時，下降計數器DC不進行計數操作。由此，按照相位比較器120的比較結果，第二選擇電路128將所選擇的奇數輸出信號ODD逐級切換到前一級。
在相位比較器120開始比較基準時鐘CKB和輸出時鐘CKO的相位之前(例如，當頻率一致信號MATCH為「邏輯0」時)，將下降計數器DC設定為與末級緩衝器BUFn相對應的數值，並預先輸出表示緩衝器BUFn的第二選擇信號SEL2。即，第二選擇電路128預先選擇奇數輸出信號ODDn。因此，輸出時鐘CKO的相位被預先設定為可調整相位中的最遲相位。
在以上結構的數字PLL電路600中，當輸出時鐘CKO的頻率被鎖定時，輸出時鐘CKO的周期必定大於基準時鐘CKB的周期。即，在輸出時鐘CKO的頻率被鎖定的時刻，輸出時鐘CKO的相位按每一時鐘周期逐漸地延遲。因此，在一旦輸出時鐘CKO的相位與基準時鐘CKB的相位一致之後，輸出時鐘CKO的相位必定從基準時鐘CKB的相位向延遲方向偏離。該結果是，只有通過對輸出時鐘CKO的相位進行前進調整，才可以使輸出時鐘CKO的相位與基準時鐘CKB的相位一致。因此，可以使用比第一實施方式的第二升降計數器UCD2(圖4)規模小的下降計數器DC來調整輸出時鐘CKO的相位。
在上述的第六實施方式中也可以得到與第一實施方式相同的效果。另外，在輸出時鐘CKO的頻率高於基準時鐘CKB的頻率的狀態下，可通過對頻率的一致進行檢測來減少伴隨頻率調整而產生的輸出時鐘CKO的抖動。此外，當輸出時鐘CKO的頻率被鎖定時，輸出時鐘CKO的周期必定大於基準時鐘CKB的周期，因此只有通過對輸出時鐘CKO的相位進行前進調整，才可以使輸出時鐘CKO的相位與基準時鐘CKB的相位一致。因此，可使用規模較小的下降計數器UC來調整輸出時鐘CKO的相位。其結果是，可降低電路規模。
圖14示出了本發明的數字PLL電路的第七實施方式。對於與第一以及第六實施方式所說明的要素相同的要素標上相同的標號，省略其詳細說明。
數字PLL電路700中，替代了第一實施方式中的頻率比較器110以及第二控制電路122，而具有頻率比較器710以及第六實施方式的第二控制電路622。其它結構與第一實施方式相同。
圖15詳細示出了第七實施方式中的頻率比較器710。
頻率比較器710被如下構成在第一實施方式的頻率比較器110上附加了第一減法器S1。其它結構與第一實施方式相同。
第一減法器S1從第一計數器C1的第一計數值中減去預定的數值(例如「1」)，並將減法計算的結果作為多位的減法計算數值信號SUB進行輸出。
大小比較器MC接收減法計算數值信號SUB，而不是接收表示第一計數值的第一計數值信號CNT1。由此，與第六實施方式相同，當大小比較器MC判斷出第一和第二計數值相一致時，輸出時鐘CKO的頻率低於基準時鐘CKB的頻率。從而，當輸出時鐘CKO的頻率被鎖定時，輸出時鐘CKO的頻率不會高於基準時鐘CKB的頻率。因此，當基準時鐘CKB的周期沒有被緩衝器BUF的每一級的延遲時間所分割時，可以防止輸出時鐘CKO的頻率交差基準時鐘CKB的頻率進行振動。其結果是，減少了伴隨頻率的調整而產生的輸出時鐘CKO的抖動。
在上述的第七實施方式中也可以得到與第一以及第六實施方式相同的效果。
圖16示出了本發明的數字PLL電路的第八實施方式。對於與在第一、第二以及第六實施方式中說明的要素相同的要素標上相同的標號，省略其詳細說明。
在數字PLL電路800中，替代了第二實施方式中的頻率比較器210以及第二控制電路122，而具有頻率比較器810以及第六實施方式的第二控制電路622。其它結構與第二實施方式相同。
圖17詳細示出了第八實施方式中的頻率比較器810。
頻率比較器810被如下構成在第二實施方式的頻率比較器210上附加了第一加法器A1。其它結構與第二實施方式相同。
第一加法器A1將預定的數值(例如「1」)加到第二計數器C2的第二計數值中，並將加法計算的結果作為多位的加法計算數值信號ADD進行輸出。
第二減法器S2接收加法計算數值信號ADD，而不是接收表示第二計數值的第二計數值信號CNT2。由此，當第二減法器S2判斷出第一及第二計數值相一致時，輸出時鐘CKO的頻率低於基準時鐘CKB的頻率。從而，當輸出時鐘CKO的頻率被鎖定時，輸出時鐘CKO的頻率不會高於基準時鐘CKB的頻率。因此，當基準時鐘CKB的周期沒有被緩衝器BUF的每一級的延遲時間所分割時，可以防止輸出時鐘CKO的頻率交差基準時鐘CKB的頻率進行振動。其結果是，減少了伴隨頻率的調整而產生的輸出時鐘CKO的抖動。
在上述的第八實施方式中也可以得到與第一、第二以及第六實施方式相同的效果。
圖18示出了本發明的數字PLL電路的第九實施方式。對於與在第一、第二以及第六實施方式中說明的要素相同的要素標上相同的標號，省略其詳細說明。
在數字PLL電路900中，替代了第二實施方式中的頻率比較器210以及第二控制電路122，而具有頻率比較器910以及第六實施方式的第二控制電路622。其它結構與第二實施方式相同。
圖19詳細示出了第九實施方式中的頻率比較器910。
頻率比較器910被如下構成在第二實施方式的頻率比較器210上附加了第一減法器S1。其它結構與第二實施方式相同。
第一減法器S1從第一計數器C1的第一計數值中減去預定的數值(例如「1」)，並將減法計算的結果作為多位的減法計算數值信號SUB進行輸出。
第二減法器S2接收減法計算數值信號SUB，而不是接收表示第一計數值的第一計數值信號CNT1。由此，與第八實施方式相同，當第二減法器S2判斷出第一和第二計數值相一致時，輸出時鐘CKO的頻率低於基準時鐘CKB的頻率。從而，當輸出時鐘CKO的頻率被鎖定時，輸出時鐘CKO的頻率不會高於基準時鐘CKB的頻率。因此，當基準時鐘CKB的周期沒有被緩衝器BUF的每一級的延遲時間所分割時，可以防止輸出時鐘CKO的頻率交差基準時鐘CKB的頻率進行振動。其結果是，減少了伴隨頻率的調整而產生的輸出時鐘CKO的抖動。
在上述的第九實施方式中也可以得到與第一、第二以及第六實施方式相同的效果。
圖20示出了本發明的數字PLL電路的第十實施方式。對於與在第一實施方式中說明的要素相同的要素標上相同的標號，省略其詳細說明。
數字PLL電路A00被如下構成在第一實施方式中附加上第一轉換檢測器A60、第二轉換檢測器A62、第一禁止電路A70以及第二禁止電路A72。其它結構與第一實施方式相同。
第一轉換檢測器A60在第一選擇信號SEL1的轉換過程中輸出第一轉換信號TR1。例如，對基於頻率調整的第一選擇信號SEL1的各位的轉換邊沿進行檢測，並在第一選擇信號SEL1的轉換期間將第一轉換信號TR1固定為「邏輯1」。在第一選擇信號SEL1確定了的期間，將第一轉換信號TR1固定為「邏輯0」。
第二轉換檢測器A62在第二選擇信號SEL2的轉換過程中輸出第二轉換信號TR2。例如，對基於相位調整的第二選擇信號SEL2的各位的轉換邊沿進行檢測，並在第二選擇信號SEL2的轉換期間將第二轉換信號TR2固定為「邏輯1」。在第二選擇信號SEL2確定了的期間，將第二轉換信號TR2固定為「邏輯0」。
第一禁止電路A70被配置在第一選擇電路118的輸出和延遲電路116的輸入之間，禁止在第一轉換信號TR1的輸出過程中(第一轉換信號TR1為「邏輯1」的期間)將從第一選擇電路118輸出的基準反饋信號RTB傳輸到延遲電路116。例如，第一禁止電路A70是同步於第一轉換信號TR1的上升沿對基準反饋信號RTB進行鎖存，並輸出反饋信號RT的穿透鎖存(through latch)。具體來說，在第一轉移信號TR1為「邏輯0」的期間，第一禁止電路A70將基準反饋信號RTB作為反饋信號RT進行輸出。在第一轉換信號為「邏輯1」的期間，第一禁止電路A70繼續將基準反饋信號RTB的邏輯電平作為反饋信號RT進行輸出，其中所述基準反饋信號RTB是同步於第一轉換信號TR1的上升沿而被鎖存的。由此，即使由於第一選擇信號SEL1的轉換而在基準反饋信號RTB中產生冒險(hazard)，也不會傳輸到反饋信號RT中。該結果是，可防止在輸出時鐘CKO中產生冒險。
第二禁止電路A72被配置在第二選擇電路128的輸出和頻率比較器110與相位比較器120的輸入之間，禁止在第二轉換信號TR2的輸出過程中(第二轉換信號TR2為「邏輯1」的期間)將從選擇電路128輸出的基準時鐘CKBO傳輸到頻率比較器110以及相位比較器120中。例如，第二禁止電路A72是同步於第二轉換信號TR2的上升沿對基準輸出時鐘CKBO進行鎖存，並對輸出時鐘CKO進行輸出的穿透鎖存。具體來說，在第二轉換信號TR2為「邏輯0」的期間，第二禁止電路A72將基準輸出時鐘CKBO作為輸出時鐘CKO進行輸出。在第二轉換信號為「邏輯1」的期間，第二禁止電路A72繼續將基準輸出時鐘CKBO的邏輯電平作為輸出時鐘CKO進行輸出，其中所述基準輸出時鐘CKBO是同步於第二轉換信號TR2的上升沿被鎖存的。由此，即使通過第二選擇信號SEL2的轉換而在基準輸出時鐘CKBO中產生冒險，也不會傳輸到輸出時鐘CKO中。該結果是可防止在輸出時鐘CKO中產生冒險等。
在上述的第十實施方式中也能得到與第一實施方式相同的效果。另外，由於第一禁止電路A70禁止在第一選擇信號SEL1的轉換過程中第一選擇電路118的輸出傳輸給延遲電路116，因此可防止通過第一選擇信號SEL1的轉換而在輸出時鐘CKO中產生冒險等。由於第二禁止電路A72禁止在第二選擇信號SEL2的轉換過程中第二選擇電路128的輸出傳輸給頻率比較器110以及相位比較器120，因此可防止通過第二選擇信號SEL2的轉換而在輸出時鐘CKO中產生冒險等。
圖21示出了本發明的數字PLL電路的第十一實施方式。對於與在第一實施方式中說明的要素相同的要素標上相同的標號，省略其詳細說明。
數字PLL電路B00被如下構成在第一實施方式中附加了第三基準分頻器B50、第一輸出分頻器B52、第二輸出分頻器B54以及第三輸出分頻器B56。其它結構與第一實施方式相同。
第三基準分頻器B50以預定的分頻比(例如1/K)對基準時鐘CKB進行分頻，並作為第三分頻基準時鐘CKDB3進行輸出。
第二輸出分頻器B54以預定的分頻比(例如1/M)對從第二選擇電路128輸出的基準輸出時鐘CKBO進行分頻，並作為第二分頻輸出時鐘CKDO2進行輸出。
第一輸出分頻器B52以預定的分頻比(例如1/L)對第二分頻輸出時鐘CKDO2進行分頻，並作為第一分頻輸出時鐘CKDO1進行輸出。
第三輸出分頻器B56以預定的分頻比(例如1/N)對第二分頻輸出時鐘CKDO2進行分頻，並作為輸出時鐘CKO進行輸出。
頻率比較器110、相位比較器120、第一基準分頻器150以及第二基準分頻器152接收第三基準時鐘CKDB3，而不是第一實施方式的基準時鐘CKB。頻率比較器110以及相位比較器120接收第一輸出時鐘CKDO1，而不是第一實施方式的輸出時鐘CKO。
例如，設基準時鐘CKB的頻率為f。在輸出時鐘CKO的頻率被鎖定的狀態下(頻率一致信號MATCH為「邏輯1」的情況下)，第三分頻基準時鐘CKDB3和第一分頻輸出時鐘CKDO1的頻率同為f/K。此時，基準輸出時鐘CKBO、第二輸出分頻時鐘CKDO2以及輸出時鐘CKO分別為f·L/K、f·(L·M)/K以及f·(L·M)/(K·N)。因此，當L·M＜K·N成立時，輸出時鐘CKO被分頻。當L·M＞K·N成立時，輸出時鐘CKO被倍頻。
在上述的第十一實施方式中也可以得到與第一實施方式相同的效果。另外，通過在數字PLL電路B00中形成第三基準分頻器B50、第一輸出分頻器B52、第二輸出分頻器B54以及第三輸出分頻器B56，可易於產生相對於基準時鐘CKB為預定的分頻比或倍頻比的輸出時鐘CKO。此外，即使在基準時鐘CKB的頻率高於頻率比較器110和相位比較器120的可進行比較的頻率的上限的情況下，也可通過構成第三基準分頻器B50、第一輸出分頻器B52、第二輸出分頻器B54以及第三輸出分頻器B56使得L·M＝K·N成立，從而使輸出時鐘CKO的頻率和相位分別與基準時鐘CKB的頻率和相位一致。
圖22示出了本發明的數字PLL電路的第十二實施方式。對於與在第一以及第五實施方式中說明的要素相同的要素標上相同的標號，省略其詳細說明。
數字PLL電路C00如下構成在第一實施方式中附加上第五實施方式的第三控制電路532，並替代第一實施方式中的第二選擇電路128而具有第四選擇電路C48。其它結構與第一實施方式相同。並且在圖22中，延遲電路116的反相器INVE(INVE0～INVEn)、INVO(INVO0～INVOn)對應於第一實施方式的緩衝器BUF(BUF0～BUFn)。
第四選擇電路C48接收從偶數編號的反相器INVE輸出的偶數輸出信號EVEN(EVEN0～EVENn)以及奇數輸出信號ODD(ODD0～ODDn)。在第三選擇信號SEL3為第一邏輯電平(例如「邏輯1」)期間，第四選擇電路C48按照第二選擇信號SEL2選擇奇數輸出信號ODD中的任一個，並作為輸出時鐘CKO進行輸出。在第三選擇信號SEL3為第二邏輯電平(例如「邏輯0」)的期間，第四選擇電路C48按照第二選擇信號SEL2選擇偶數輸出信號EVEN中的任一個，並作為輸出時鐘CKO進行輸出。由此，輸出時鐘CKO的位相同步於第三選擇信號SEL3的轉換邊沿進行反相。
在第十二實施方式中，當第二控制電路122中的第二升降計數器UDC2(圖4)的計數值從最大值變化到最小值時，通過對輸出時鐘CKO的相位進行反相，可使輸出時鐘CKO的相位遲於與第二升降計數器UDC2的計數值的最大值相對應的相位。具體來說，當第二升降計數器的計數值通過計數操作從最大值變化到最小值時，第四選擇電路C48將所選擇的信號從奇數輸出信號ODDn切換到偶數輸出信號EVEN0(對應於第三選擇信號SEL3的下降沿)或從偶數輸出信號EVENn切換到奇數輸出信號ODD0(對應於第三選擇信號SEL3的上升沿)。
此外，在第十二實施方式中，當第二控制電路122中的第二升降計數器UDC2的計數值從最小值變化到最大值時，通過對輸出時鐘CKO的相位進行反相，可使輸出時鐘CKO的相位早於與第二升降計數器UDC2的計數值的最小值相對應的相位。具體來說，當第二升降計數器的計數值通過計數操作從最小值變化到最大值時，第四選擇電路C48將所選擇的信號從奇數輸出信號ODD0切換到偶數輸出信號EVENn(對應於第三選擇信號SEL3的下降沿)或從偶數輸出信號EVEN0切換到奇數輸出信號ODDn(對應於第三選擇信號SEL3的上升沿)。
在上述的第十二實施方式中也可以得到與第一以及第五實施方式相同的效果。另外，第四選擇電路C48可將從偶數編號的反相器INVE中輸出的偶數輸出信號EVEN作為輸出時鐘CKO進行輸出。因此，與第五實施方式相比，可用簡易的電路結構來對輸出時鐘CKO的相位進行反相。其結果是，能夠減小電路規模。
並且，在所述的第十實施方式中，對第一轉換檢測器A60產生第一轉換信號TR1的示例進行了闡述。但本發明並不限定於所述實施方式。例如，當對第一選擇信號SEL1進行脈衝調製時，也可使用脈衝調製信號來替代第一轉換信號TR1。
在所述第十實施方式中，對第二轉換檢測器A62產生第二轉換信號TR2的示例進行了闡述。但本發明並不限定於所述實施方式。例如，當對第二選擇信號SEL2進行脈衝調製時，也可使用脈衝調製信號來替代第二轉換信號TR2。
在所述的實施方式中，對與第一選擇電路分開形成第一控制電路的示例進行了闡述。但本發明並不限定於所述實施方式。例如，也可在第一選擇電路內形成第一控制電路。
在所述的實施方式中，對與第二選擇電路分開形成第二控制電路的示例進行了闡述。但本發明並不限定於所述實施方式。例如，也可在第二選擇電路內形成第二控制電路。
上面對本發明進行了詳細的說明，但所述的實施方式及其變形例不過是發明的一個示例，本發明不限定於這些示例，其可在不脫離本發明的範圍內進行變形。
工業實用性在本發明的數字PLL電路中，通過對構成反饋環的反相電路的連接級數進行調整，頻率可變電路可作為對輸出時鐘的頻率進行改變的可變振蕩器來發揮功能。此外，延遲電路可通用於輸出時鐘的頻率調整以及相位調整兩方面。因此，可減小電路規模。
在本發明的數字PLL電路中，當輸出時鐘的頻率與基準時鐘的頻率相一致之後，對輸出時鐘的相位進行調整。由於對輸出時鐘的頻率和相位分別單獨進行調整，因此一方的調整不會影響另一方的調整。因此，可分別對輸出時鐘的頻率和相位進行穩定的調整。其結果是，可在短時間內分別使輸出時鐘的頻率和相位與基準時鐘的頻率和相位相一致。
在本發明的數字PLL電路中，在頻率比較器開始頻率比較之前，輸出時鐘的頻率為可振蕩頻率中較低一側的頻率。此外，在通過頻率調整而改變的反相電路的連接級數的延遲時間大於頻率調整前的輸出時鐘的半周期的情況下，當第一選擇電路對所選擇的奇數輸出信號進行切換時，容易在輸出時鐘內產生狹脈衝。因此，通過增大頻率調整前的輸出時鐘的周期，可降低伴隨頻率的調整而在輸出時鐘中產生狹脈衝的可能性。
在本發明的數字PLL電路中，由於相位比較器對第一分頻時鐘和第二分頻時鐘的相位進行比較，因此可降低相位比較的頻率。因此，可減少伴隨相位的調整而產生的輸出時鐘的抖動。此外，通過降低相位比較的頻率可以減少安裝本發明的數字PLL電路的半導體集成電路的耗電量。
在本發明的數字PLL電路中，由於存儲電路的數值被更新為在存儲電路的數值上加上第一計和第二計數值的差而得到的數值，因此，可對第一選擇電路所選擇的奇數輸出信號一次進行多級變換，而不必一級級地進行變換。其結果是，可在短時間內使輸出時鐘的頻率與基準時鐘的頻率相一致。
在本發明的數字PLL電路中，通過將基準時鐘和輸出時鐘的頻率的比較時間(計數時間)依次從短時間改變為長時間，可階段性的提高頻率比較的精度。因此，可在短時間內使輸出時鐘的頻率與基準時鐘的頻率相一致。
在本發明的數字PLL電路中，通過響應第三選擇信號的沿來對輸出時鐘的相位進行反相，可在較寬的範圍內對輸出時鐘的相位進行調整。
在本發明的數字PLL電路中，通過在輸出時鐘的頻率高於基準時鐘的頻率的狀態下對頻率的一致性進行檢測，可減少伴隨頻率調整而產生的輸出時鐘的抖動。另外，當輸出時鐘的頻率被鎖定時，輸出時鐘的周期必定大於基準時鐘的周期，因此只有通過對輸出時鐘的相位進行前進調整，才可以使輸出時鐘的相位與基準時鐘的相位一致。因此，可使用規模較小的下降計數器來調整輸出時鐘的相位。其結果是，可降低電路規模。
在本發明的數字PLL電路中，由於在第一選擇信號的轉換過程中第一禁止電路禁止第一選擇電路的輸出傳輸給延遲電路，因此可防止通過第一選擇信號的轉換而在輸出時鐘中產生冒險等。由於在第二選擇信號的轉換過程中第二禁止電路禁止第二選擇電路的輸出傳輸給頻率比較器以及相位比較器，因此可防止通過第二選擇信號的轉換而在輸出時鐘中產生冒險等。
在本發明的數字PLL電路中，通過形成第三基準分頻器、第一輸出分頻器、第二輸出分頻器以及第三輸出分頻器，可易於產生相對於基準時鐘為預定的分頻比或倍頻比的輸出時鐘。此外，即使在基準時鐘的頻率高於頻率比較器和相位比較器的可進行比較的頻率的上限的情況下，也可使輸出時鐘的頻率和相位分別與基準時鐘的頻率和相位相一致。
權利要求
1.一種數字PLL電路，其特徵在於，包括頻率比較器，用於對基準時鐘以及按照所述基準時鐘而產生的輸出時鐘的頻率進行比較，並輸出表示比較結果的頻率比較信號；頻率可變電路，其包括延遲電路和第一選擇電路，其中所述延遲電路具有多個被串聯連接的反相電路，所述第一選擇電路按照所述頻率比較信號來選擇從所述反相電路的奇數編號的反相電路中輸出的奇數輸出信號中的任一個，並作為反饋信號反饋到所述延遲電路的輸入中；相位比較器，用於對所述基準時鐘以及所述輸出時鐘的相位進行比較，並輸出表示比較結果的相位比較信號；以及第二選擇電路，用於按照所述相位比較信號來選擇所述奇數輸出信號中的任一個，並作為所述輸出時鐘進行輸出。
2.如權利要求1所述的數字PLL電路，其特徵在於，當所述基準時鐘與所述輸出時鐘的頻率差在預定範圍內時，所述頻率比較器判定所述基準時鐘和所述輸出時鐘的頻率相一致，同時輸出頻率一致信號，在所述頻率一致信號的輸出過程中，所述相位比較器比較所述基準時鐘和所述輸出時鐘的相位。
3.如權利要求1所述的數字PLL電路，其特徵在於，包括第一基準分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第一分頻基準時鐘進行輸出，其中，所述頻率比較器包括第一計數器，用於對所述基準時鐘進行計數，並將計得的數值作為第一計數值信號進行輸出，同時響應所述第一分頻基準時鐘來進行復位；第二計數器，用於對所述輸出時鐘進行計數，並將計得的數值作為第二計數值信號進行輸出，同時響應所述第一分頻基準時鐘來進行復位；以及大小比較器，用於對所述第一計數值信號所表示的所述第一計數器的第一計數值和所述第二計數值信號所表示的所述第二計數器的第二計數值進行比較，並將比較結果作為所述頻率比較信號進行輸出。
4.如權利要求3所述的數字PLL電路，其特徵在於，當所述第一以及第二計數值相一致時，所述大小比較器輸出頻率一致信號，在所述頻率一致信號的輸出過程中，所述相位比較器對所述基準時鐘以及所述輸出時鐘的相位進行比較。
5.如權利要求3所述的數字PLL電路，其特徵在於，每當所述第一以及第二計數值相一致，所述大小比較器就輸出頻率一致信號，所述第一基準分頻器是可變分頻器，其響應所述頻率一致信號而依次增大所述第一分頻基準時鐘的周期。
6.如權利要求3所述的數字PLL電路，其特徵在於，包括第一控制電路，用於按照所述頻率比較信號來輸出第一選擇信號，其中所述第一選擇信號表示所述反相電路中的、輸出所述第一選擇電路所選擇的所述奇數輸出信號的反相電路，其中，所述第一控制電路具有第一升降計數器，所述第一升降計數器同步於所述第一分頻基準時鐘，按照所述頻率比較信號來進行上升計數或下降計數，並將計得的數值作為所述第一選擇信號進行輸出，所述第一選擇電路將所述第一選擇信號作為所述頻率比較信號進行接收。
7.如權利要求6所述的數字PLL電路，其特徵在於，在所述頻率比較器開始比較所述基準時鐘與所述輸出時鐘的頻率之前，將所述第一升降計數器設定為一計數值，該計數值表示奇數編號的反相電路中的後級一側的反相電路。
8.如權利要求3所述的數字PLL電路，其特徵在於，所述頻率比較器具有第一加法器，該第一加法器將預定數值加到所述第二計數值上，並將加法計算的結果作為加法計算數值信號進行輸出，所述大小比較器將所述加法計算數值信號作為所述第二計數值信號進行接收。
9.如權利要求8所述的數字PLL電路，其特徵在於，包括第二基準分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第二分頻基準時鐘進行輸出；和第二控制電路，用於按照所述相位比較信號來輸出第二選擇信號，所述第二選擇信號表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數輸出信號的反相電路，其中，所述第二選擇電路將所述第二選擇信號作為所述相位比較信號進行接收，所述相位比較器包括第一分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第一分頻時鐘進行輸出；和第二分頻器，用於以和所述第一分頻器相同的分頻比對所述輸出時鐘進行分頻，並作為第二分頻時鐘進行輸出，所述相位比較器比較所述第一和第二分頻時鐘的相位，並將比較結果作為所述相位比較信號進行輸出，所述第二控制電路具有下降計數器，所述下降計數器同步於所述第二分頻基準時鐘，按照所述相位比較信號來進行下降計數，並將計得的數值作為所述第二選擇信號進行輸出，在所述相位比較器開始比較所述基準時鐘與所述輸出時鐘的相位之前，將所述下降計數器設定為一計數值，該計數值表示奇數編號的反相電路中的後級一側的反相電路。
10.如權利要求3所述的數字PLL電路，其特徵在於，所述頻率比較器具有第一減法器，該第一減法器從所述第一計數值中減去預定數值，並將減法計算的結果作為減法計算數值信號進行輸出，所述大小比較器將所述減法計算數值信號作為所述第一計數值信號進行接收。
11.如權利要求10所述的數字PLL電路，其特徵在於，包括第二基準分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第二分頻基準時鐘進行輸出；和第二控制電路，用於按照所述相位比較信號來輸出第二選擇信號，所述第二選擇信號表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數輸出信號的反相電路，其中，所述第二選擇電路將所述第二選擇信號作為所述相位比較信號進行接收，所述相位比較器包括第一分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第一分頻時鐘進行輸出；和第二分頻器，用於以和所述第一分頻器相同的分頻比對所述輸出時鐘進行分頻，並作為第二分頻時鐘進行輸出，所述相位比較器比較所述第一和第二分頻時鐘的相位，並將比較結果作為所述相位比較信號進行輸出，所述第二控制電路具有下降計數器，所述下降計數器同步於所述第二分頻基準時鐘，按照所述相位比較信號來進行下降計數，並將計得的數值作為所述第二選擇信號進行輸出，在所述相位比較器開始比較所述基準時鐘與所述輸出時鐘的相位之前，將所述下降計數器設定為一計數值，該計數值表示奇數編號的反相電路中的後級一側的反相電路。
12.如權利要求1所述的數字PLL電路，其特徵在於，包括第一基準分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第一分頻基準時鐘進行輸出，其中，所述分頻比較器包括第一計數器，用於對所述基準時鐘進行計數，並將計得的數值作為第一計數值信號進行輸出，同時響應所述第一分頻基準時鐘來進行復位；第二計數器，用於對所述輸出時鐘進行計數，並將計得的數值作為第二計數值信號進行輸出，同時響應所述第一分頻基準時鐘來進行復位；以及第二減法器，用於對所述第一計數值信號所表示的所述第一計數器的第一計數值和所述第二計數值信號所表示的所述第二計數器的第二計數值進行求差，並將求得的數值作為所述頻率比較信號進行輸出。
13.如權利要求12所述的數字PLL電路，其特徵在於，當所述第一和第二計數值相一致時，所述第二減法器輸出頻率一致信號，在所述頻率一致信號的輸出過程中，所述相位比較器比較所述基準時鐘和所述輸出時鐘的相位。
14.如權利要求12所述的數字PLL電路，其特徵在於，每當所述第一和第二計數值相一致，所述第二減法器就輸出頻率一致信號，所述第一基準分頻器是可變分頻器，其響應所述頻率一致信號而依次增大所述第一分頻基準時鐘的周期。
15.如權利要求12所述的數字PLL電路，其特徵在於，包括第一控制電路，用於按照所述頻率比較信號來輸出第一選擇信號，所述第一選擇信號表示所述反相電路中的、輸出所述第一選擇電路所選擇的所述奇數輸出信號的反相電路，其中，所述第一控制電路包括第二加法器，用於接收所述頻率比較信號和所述第一選擇信號，並將所述頻率比較信號所表示的數值和所述第一選擇信號所表示的數值進行相加，將加法計算的結果作為更新數值信號進行輸出；和存儲電路，其同步於所述第一分頻基準時鐘來接收所述更新數值信號，並將接收的數值作為所述第一選擇信號進行輸出，並且，所述第一選擇電路將所述第一選擇信號作為所述頻率比較信號進行接收。
16.如權利要求15所述的數字PLL電路，其特徵在於，在所述頻率比較器開始比較所述基準時鐘與所述輸出時鐘的頻率之前，將所述存儲電路設定為一數值，該數值表示奇數編號的反相電路中的後級一側的反相電路。
17.如權利要求12所述的數字PLL電路，其特徵在於，所述頻率比較器具有第一加法器，所述第一加法器將預定數值加到所述第二計數值上，並將加法計算的結果作為加法計算數值信號進行輸出，所述第二減法器將所述加法計算數值信號作為所述第二計數值信號進行接收。
18.如權利要求17所述的數字PLL電路，其特徵在於，包括第二基準分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第二分頻基準時鐘進行輸出；和第二控制電路，用於按照所述相位比較信號來輸出第二選擇信號，所述第二選擇信號表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數輸出信號的反相電路，其中，所述第二選擇電路將所述第二選擇信號作為所述相位比較信號進行接收，所述相位比較器包括第一分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第一分頻時鐘進行輸出；和第二分頻器，用於以和所述第一分頻器相同的分頻比對所述輸出時鐘進行分頻，並作為第二分頻時鐘進行輸出，所述相位比較器比較所述第一分頻時鐘以及所述第二分頻時鐘的相位，並將比較結果作為所述相位比較信號進行輸出，所述第二控制電路具有下降計數器，所述下降計數器同步於所述第二分頻基準時鐘，按照所述相位比較信號來進行下降計數，並將計得的數值作為所述第二選擇信號進行輸出，在所述相位比較器開始比較所述基準時鐘與所述輸出時鐘的相位之前，將所述下降計數器設定為一計數值，該計數值表示奇數編號的反相電路中的後級一側的反相電路。
19.如權利要求12所述的數字PLL電路，其特徵在於，所述頻率比較器具有第一減法器，所述第一減法器從所述第一計數值中減去預定數值，並將減法計算的結果作為減法計算數值信號進行輸出，所述第二減法器將所述減法計算數值信號作為所述第一計數值信號進行接收。
20.如權利要求19所述的數字PLL電路，其特徵在於，包括第二基準分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第二分頻基準時鐘進行輸出；和第二控制電路，用於按照所述相位比較信號來輸出第二選擇信號，所述第二選擇信號表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數輸出信號的反相電路，其中，所述第二選擇電路將所述第二選擇信號作為所述相位比較信號進行接收，所述相位比較器包括第一分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第一分頻時鐘進行輸出；和第二分頻器，用於以和所述第一分頻器相同的分頻比對所述輸出時鐘進行分頻，並作為第二分頻時鐘進行輸出，所述相位比較器比較所述分頻基準時鐘和所述分頻輸出時鐘的相位，並將比較結果作為所述相位比較信號進行輸出，所述第二控制電路具有下降計數器，所述下降計數器同步於所述第二分頻基準時鐘，按照所述相位比較信號來進行下降計數，並將計算出的數值作為所述第二選擇信號進行輸出，在所述相位比較器開始比較所述基準時鐘與所述輸出時鐘的相位之前，將所述下降計數器設定為一計數值，該計數值表示奇數編號的反相電路中的後級一側的反相電路。
21.如權利要求1所述的數字PLL電路，其特徵在於，所述相位比較器包括第一分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第一分頻時鐘進行輸出；和第二分頻器，用於以和所述第一分頻器相同的分頻比對所述輸出時鐘進行分頻，並作為第二分頻時鐘進行輸出，所述相位比較器比較所述第一和第二分頻時鐘的相位，並將比較結果作為所述相位比較信號進行輸出。
22.如權利要求21所述的數字PLL電路，其特徵在於，包括第二基準分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第二分頻基準時鐘進行輸出；和第二控制電路，用於按照所述相位比較信號來輸出第二選擇信號，所述第二選擇信號表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數輸出信號的反相電路，其中，所述第二控制電路具有第二升降計數器，所述第二升降計數器同步於所述第二分頻基準時鐘，按照所述相位比較信號來進行上升計數或下降計數，並將計得的數值作為所述第二選擇信號進行輸出，所述第二選擇電路將所述第二選擇信號作為所述相位比較信號進行接收。
23.如權利要求22所述的數字PLL電路，其特徵在於，包括第三控制電路，當所述第二選擇信號所表示的所述第二升降計數器的計數值通過計數操作從最大值變化到最小值以及從最小值變化到最大值時，輸出邏輯電平反相的第三選擇信號；和第三選擇電路，用於響應所述第三選擇信號的轉換邊沿，交替輸出所述輸出時鐘被反相的反相輸出時鐘以及所述輸出時鐘，其中，所述頻率比較器以及所述相位比較器將從所述第三選擇電路輸出的時鐘作為所述輸出時鐘進行接收。
24.如權利要求1所述的數字PLL電路，其特徵在於，包括第一控制電路，用於按照所述頻率比較信號來輸出由多位組成的第一選擇信號，所述第一選擇信號表示所述反相電路中的、輸出所述第一選擇電路所選擇的所述奇數輸出信號的反相電路；第二控制電路，用於按照所述相位比較信號來輸出由多位組成的第二選擇信號，所述第二選擇信號表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數輸出信號的反相電路；第一轉換檢測器，用於在所述第一選擇信號的轉換過程中輸出第一轉換信號；第二轉換檢測器，用於在所述第二選擇信號的轉換過程中輸出第二轉換信號；第一禁止電路，被配置在所述第一選擇電路的輸出和所述延遲電路的輸入之間，禁止所述第一選擇電路的輸出在所述第一轉換信號的輸出過程中傳輸給所述延遲電路；以及第二禁止電路，被配置在所述第二選擇電路的輸出和所述頻率比較器及所述相位比較器的輸入之間，禁止所述第二選擇電路的輸出在所述第二轉換信號的輸出過程中傳輸給所述頻率比較器以及所述相位比較器，其中，所述第一選擇電路將所述第一選擇信號作為所述頻率比較信號進行接收，所述第二選擇電路將所述第二選擇信號作為所述相位比較信號進行接收。
25.如權利要求1所述的數字PLL電路，其特徵在於，包括第三基準分頻器，用於以預定的分頻比對所述基準時鐘進行分頻，並作為第三分頻基準時鐘進行輸出；和第一輸出分頻器，用於以預定的分頻比對從所述第二選擇電路輸出的所述輸出時鐘進行分頻，並作為第一分頻輸出時鐘進行輸出，其中，所述頻率比較器以及所述相位比較器將所述第三分頻基準時鐘作為所述基準時鐘進行接收，並將所述第一分頻輸出時鐘作為所述輸出時鐘進行接收。
26.如權利要求25所述的數字PLL電路，其特徵在於，包括第二輸出分頻器，用於以預定的分頻比對從所述第二選擇電路中輸出的所述輸出時鐘進行分頻，並作為第二分頻輸出時鐘進行輸出；和第三輸出分頻器，用於以預定的分頻比對所述第二分頻輸出時鐘進行分頻，並作為所述輸出時鐘進行輸出，其中，所述第一輸出分頻器將所述第二分頻輸出時鐘作為所述輸出時鐘進行接收。
27.一種數字PLL電路，其特徵在於，包括頻率比較器，用於比較基準時鐘以及按照所述基準時鐘而產生的輸出時鐘的頻率，並輸出表示比較結果的頻率比較信號；頻率可變電路，其包括延遲電路和第一選擇電路，其中所述延遲電路具有多個被串聯連接的反相電路，所述第一選擇電路按照所述頻率比較信號來選擇從所述反相電路中的奇數編號的反相電路中輸出的奇數輸出信號中的任一個，並作為反饋信號反饋到所述延遲電路的輸入中；相位比較器，用於對所述基準時鐘以及所述輸出時鐘的相位進行比較，並輸出表示比較結果的相位比較信號；第二升降計數器，其同步於所述基準時鐘，按照所述相位比較信號來進行上升計數或下降計數，並將計得的數值作為第二選擇信號進行輸出；第三控制電路，當所述第二選擇信號所表示的所述第二升降計數器的計數值通過計數操作從最大值變化到最小值以及從最小值變化到最大值時，輸出邏輯電平反相的第三選擇信號；以及第四選擇電路，用於接收從所述反相電路中的偶數編號的反相電路中輸出的偶數輸出信號以及所述奇數輸出信號，並在所述第三選擇信號為第一邏輯電平期間，按照所述第二選擇信號來選擇所述奇數輸出信號中的任一個，並作為所述輸出時鐘進行輸出，而在所述第三選擇信號為第二邏輯電平期間，按照所述第二選擇信號來選擇所述偶數輸出信號中的任一個，並作為所述輸出時鐘進行輸出。
全文摘要
頻率比較器比較基準時鐘和輸出時鐘的頻率，並輸出頻率比較信號。頻率可變電路由延遲電路和第一選擇電路構成，其中延遲電路具有多個被串聯連接的反相電路。第一選擇電路按照頻率比較信號來選擇從奇數編號的反相電路中輸出的奇數輸出信號中的任一個，並作為反饋信號反饋到延遲電路的輸入中。相位比較器比較基準時鐘和輸出時鐘的相位，並輸出相位比較信號。第二選擇電路按照相位比較信號來選擇奇數輸出信號中的任一個，並作為輸出時鐘進行輸出。通過調整構成反饋環的反相電路的連接級數，頻率可變電路可作為改變輸出時鐘的頻率的可變振蕩器來發揮功能。延遲電路可通用於輸出時鐘的頻率調整以及相位調整這兩方面。因此，可降低電路規模。
文檔編號H03L7/081GK1751440SQ0382608
公開日2006年3月22日 申請日期2003年3月6日 優先權日2003年3月6日
發明者橫關亙 申請人:富士通株式會社