具有減少的熱預算的結和矽化物的形成的製作方法
2023-07-09 03:55:01
專利名稱：具有減少的熱預算的結和矽化物的形成的製作方法
技術領域：
本發明涉及可用於微電子製造應用中的半導體器件的製造方法，包括形成金屬矽化物的步驟。
在許多類型的微電子器件(集成電路)中，為了得到更高的器件密度和/或更高的操作速度，這種器件新一代的設計展現出使用結構元件例如MOSFET電晶體的趨勢，與前一代器件相比，其佔據的晶片面積的部分更小，並且還具有更淺的深度。
在更新一代的器件中，MOSFET中的結減小到相對淺的深度。典型地，在第一金屬化級別中，所述結，即，源極和漏極區在它們的頂部設置有用於電連接的傳導層。優選地，金屬矽化物用作金屬化，因為由自對準形成工藝進行的矽化作用允許相對簡單地確定導電元件。
在所述結的金屬化的形成期間，同時地，由相同的導電金屬矽化物覆蓋MOSFET的柵極導電區。
從US 6294434(Tseng)，獲知使用注入工藝在所述結的頂面上澱積合適的金屬，該金屬在隨後的退火工藝中與金屬矽化物反應，且結和柵極區(以及其他含矽的區域)中的矽在注入工藝期間暴露出來。在第一次退火中，結和柵極區獲得金屬矽化物層。然後，運用清洗工藝以去除未反應的金屬。最後，進行第二次退火以減小金屬矽化物的電阻。
然而，對於具有超淺結的IC設計，在這種製造工藝中，用於形成矽化物層的退火工藝可能負面地影響結區中的摻雜劑分布圖。由於(過量的)熱暴露引起的結的鈍化的風險可能相當大，並且可能會影響用於這種設計的IC的製造工藝的產量。因此，工藝窗口通常相對較窄，並且需要小心翼翼地進行利用以避免對將要產生的器件造成負面影響。
本發明的目的是提供一種製造半導體器件的方法，包括形成金屬矽化物的步驟，該方法不會對具有超淺結的器件的特性有負面影響。
通過權利要求1的前序部分中限定的工藝實現這個目的，其特徵在於將該方法設置成在第一和第二步驟之後執行低溫退火工藝作為第三步驟，其中同時地，激活摻雜劑區域且形成金屬矽化物層。
在本發明中，通過固相外延再生長在單個退火工藝中來進行結區和矽化物區的激活。有利地，在激活結區的同時形成矽化物將消除現有技術中由於用於矽化物形成的額外的退火工藝涉及的熱預算引起的超淺結區的鈍化。
而且，單個工藝有利地減少了在具有如上所述的類型的超淺結的微電子器件的製造工藝中的處理步驟的數量。
而且，由於使擴散係數適當低的相對低的退火溫度，本發明提供對矽化物滲透深度的良好控制。
此外，本發明提供了自由選擇用於矽化物形成的金屬的可能性，特別是可以優選形成具有高的化學計量的矽-金屬比的矽化物的金屬，例如金屬-di-矽化物。
另外，通過關於結的傳導類型來選擇用於注入的金屬，根據本發明的方法提供了，關於其導電類型和其各自的摻雜劑水平，功函數可以針對每個結匹配。
此外，本發明涉及包括摻雜劑區域的半導體襯底上的半導體器件，該摻雜劑區域包括超淺結，其中通過如上所述形成金屬-矽化物層的方法來製造該半導體器件。
出於說明本發明的目的，下面介紹本發明的方法和器件的優選實施例。本領域的技術人員應當理解，在不脫離本發明的真實精神的情況下可以想到本發明的其他可選的和等效的實施例並且進行實施，本發明的範圍僅僅由所附的權利要求書來限定。
下面，將參照附圖來對本發明進行說明，所述附圖僅僅旨在用於說明的目的。
圖1示意性示出在根據本發明方法的第一工藝期間半導體器件的剖面；圖2示意性示出在根據本發明的第二工藝期間半導體器件的剖面；圖3示意性示出在根據本發明的第三工藝期間半導體器件的剖面；圖4示意性示出在根據本發明的第四工藝之後半導體器件的剖面；圖5示意性示出在根據本發明的進一步的實施例中半導體器件的剖面。
本發明涉及包括超淺結和覆蓋這些結的矽化物層的微電子器件的製造。圖1示意性示出在根據本發明方法的第一工藝期間半導體器件的剖面。
在諸如單晶矽晶圓或絕緣體上矽襯底的半導體襯底1上，在第一工藝中製備將要形成結的區域2。在限定了描繪出區域2的面積的掩膜3之後，進行區域2的預非晶化工藝。通過以離子束IB_pre進行的離子束注入來完成預非晶化工藝。離子束IB_pre由箭頭示意性地示出。
作為離子源材料，可以使用Ge、GeF2或者Si。然而，也可以使用其他元素，例如重貴重元素Ar和Xe。
預非晶化工藝的典型參數是，例如，對於Ge，束加速能量在2-30keV的範圍內，且劑量為2×1014-5×1015原子/cm2。
通過對暴露的區域2進行離子束照射，將那些區域2中的襯底材料1的晶體結構轉變為非晶態。
圖2示意性示出在根據本發明的第二工藝期間半導體器件的剖面。
在第二工藝中，執行作為摻雜劑的雜質的注入，以形成摻雜區4。掩膜3』用於描繪出必須進行注入的區域2。由箭頭IB_dopant示意性示出了摻雜劑注入工藝。
選擇注入的雜質，以獲得摻雜區4的理想導電類型。根據將要形成的結的理想特性，以低能量(典型地小於5keV)且以大約1×1015原子/cm2的劑量注入雜質(例如B、As、P等)。
圖3示意性示出在根據本發明的第三工藝期間半導體器件的剖面。
在第三工藝中，限定了將要形成矽化物層的矽化區域。形成描繪出將要被矽化的區域的掩膜3」。這些矽化區域可以是與摻雜區4重疊的區域5，或者它可以是覆蓋區域2的導電區6，該區域2僅在第一工藝中非晶化，並且在摻雜區形成的第二工藝中不暴露出來。這種導電區6可以位於與摻雜劑區4不同的位置。
而且，該矽化區域可以是在柵極G頂部的區域9。這裡示意性示出柵極7作為薄柵氧化物層10、多晶矽層部分7和隔離物8。如本領域的技術人員應當理解的，在第一工藝中可以與結區2同時地對多晶矽層部分7的頂部進行預非晶化。
接著，為選擇來形成金屬-矽化物(根據實際的金屬具有理想的組合物)的金屬進行金屬注入工藝。如箭頭IB_metal示意性示出的那樣，再次進行離子束注入工藝。該低能量工藝的典型的工藝參數為束能量在大約1和大約20keV之間，且劑量大約為1×1016-5×1017原子/cm2。可以根據矽化物的理想特性(即，電阻率、功函數、與進一步的工藝的兼容性等)來選擇該金屬。優選地，可以選擇一種金屬，該金屬可以形成具有高的矽金屬比的金屬-矽化物，例如金屬-di-矽化物，其需要較低的金屬注入劑量並且同時與同一金屬的其他金屬-矽化物變體相比可以提供較低的表面電阻。該金屬可以選自Co、Ni、Hf、Ti、Mo、W或任何其他能夠形成合適的矽化物的金屬。
在本發明中，金屬的選擇不限於在半導體襯底上外延的金屬-矽化物(例如，矽Si(100)或Si(111))。
注意到，在本發明中，雜質注入的第二工藝和金屬注入的第三工藝的順序可以顛倒。
圖4示意性示出在根據本發明的第四工藝之後半導體器件的剖面。
第四工藝包含固相外延再生長(SPER)工藝。在大約1分鐘期間、在大約550到大約750℃的相對低的退火溫度下的低溫退火工藝(例如，快速熱退火)期間，以與半導體襯底層1相同的晶體結構外延再生長摻雜區5、6。在區域5的下部，形成由注入的雜質限定的導電類型的激活的結11，在區域5、6的上部(更接近表面)形成矽化物層12a、12b、13。
結11的頂部上的矽化物層可以形成為靠近柵極G的隔離物8的矽化物層12a，或者形成為遠離隔離物8的區域中的較遠的矽化物層12b。該矽化物層還可以形成為結區5外部的其他襯底區域6中的單個矽化物層13。
同時，矽化物層14可以形成在柵極G的頂層部分9中。
通過在注入步驟期間使用的掩膜來完成矽化物層12a、12b、13、14的限定。
此外，在圖4中示出了絕緣層15。
緊鄰柵極G示出了矽化物層12a和較遠的矽化物層12b，但是如本領域的技術人員所理解的那樣，還可以想到任何其他類型的結構元件，例如LOCOS、浮柵/控制柵疊層等來代替柵極G。較遠的矽化物層12b甚至可以在不存在任何進一步的結構元件的情況下形成在結區域中。
圖5示意性示出根據本發明的進一步的實施例中半導體器件的剖面。
在前面的圖1-4中，僅僅對於一種雜質類型和一種金屬說明了為了形成摻雜劑區域5而進行的雜質到預先限定的區域2中的注入以及為了在摻雜劑區域5或者其他區域6上形成導電層12a、12b、13而進行的金屬注入。注意到本發明允許多個雜質注入工藝和多個金屬注入工藝的組合。通過多個雜質注入工藝，通過在相應的雜質注入工藝中使用不同的雜質可以形成不同導電類型的摻雜劑區域5。而且，可以以這種方式形成具有相同導電類型但是具有不同雜質水平的摻雜劑區域5。僅僅需要在相應的雜質注入工藝中運用不同的掩膜層。
類似地，在該半導體襯底的不同區域上，多個金屬注入工藝的組合是可行的。再一次講，應當使用適當的掩膜來限定相應的區域。而且，多個注入工藝的組合允許根據各個區域(例如，p型摻雜劑區域5、n型摻雜劑區域5、柵極導電區9、或者另一個導電區6)的狀態來為半導體襯底上的每個區域選擇具有需要的功函數的金屬-矽化物。
在圖5中，示出了一個例子，其包括被第一矽化物層12a覆蓋的第一導電類型的第一超淺結11，以及掩埋在絕緣區16中的與第一導電類型相反的第二導電類型的第二超淺結17。
可以以本領域技術人員已知的任何方式，包括固相外延再生長，來形成該絕緣區16。而且，可以在單個預非晶化步驟期間形成這種掩埋的結構，同時進行與結和矽化物的形成相對應的多個摻雜和單個熱預算。
第二超淺結17由第二矽化物層18覆蓋。此外，示出了包括第三矽化物層19的導電區。同樣地，在柵極G上可以存在第四矽化物層(未示出)。超淺結11、17中的每一個都是通過如上所述用於特定導電類型的雜質注入工藝形成的。矽化物層12、18、19中的每一個都是通過如上所述用於特定矽化物的金屬注入工藝形成的。在第四工藝中的SPER工藝中同時完成結11、17的激活和矽化物層12、18、19的形成。再一次講，在這些多個注入工藝中可以形成較遠的矽化物層12b和單個矽化物層13。較遠的矽化物層12b和單個矽化物層13可以相應地包括多個不同的金屬矽化物，這些金屬矽化物各自由相應的金屬注入工藝來限定。
最後，注意到在通過使用As離子的離子束工藝(IB_dopant)來產生具有n型導電性的摻雜劑區域5的情況下，由於As離子束的自我非晶化特性，因此可以省略預非晶化工藝(IB_pre)。在這種情況下，用於注入雜質元素的離子束工藝同時也用作預非晶化工藝(IB_pre)。
權利要求
1.製造半導體器件的方法，包括在半導體襯底(1)上形成金屬-矽化物層(12a、12b、13、14、18、19)的步驟，所述半導體襯底(1)包括至少一個摻雜劑區域(5)；所述摻雜劑區域(5)包括一個超淺結區；所述方法包括用於形成所述摻雜劑區域(5)的至少一個雜質注入工藝(IB_dopant)作為第一步驟；所述方法包括用於在所述摻雜劑區域(5)上形成所述金屬-矽化物層(12、13、18、19)的至少一個金屬注入工藝(IB_metal)作為第二步驟其特徵在於所述方法設置成在所述第一和所述第二步驟之後執行低溫退火工藝作為第三步驟，其中同時地，激活所述摻雜劑區域(5)和形成所述金屬矽化物層(12a、12b、13、14、18、19)。
2.根據權利要求1所述的方法，其中所述方法包括在至少所述摻雜劑區域(5)和所述導電區域(6)上作為所述第一步驟之前的初始工藝而執行的通過離子束(IB_pre)的預非晶化工藝。
3.根據權利要求1或2所述的方法，其中所述至少一個雜質注入工藝(IB_dopant)包括使用第一雜質的第一雜質注入工藝，以產生第一導電類型的結區(11)。
4.根據權利要求3所述的方法，其中所述至少一個雜質注入工藝(IB_dopant)包括使用第二雜質的第二雜質注入工藝，以產生第二導電類型的結區(17)。
5.根據權利要求3所述的方法，其中所述至少一個雜質注入工藝(IB_dopant)包括使用所述第一雜質的第二雜質注入工藝，以產生所述導電類型的、具有不同的雜質水平的進一步的結區。
6.根據權利要求3、4或5所述的方法，其中用於形成所述金屬-矽化物層(12、13、14、18、19)的所述至少一個金屬注入工藝(IB_metal)包括使用第一掩膜和第一金屬的第一金屬注入工藝，以在所述第一導電類型的所述結區上產生第一矽化物層(12)。
7.根據權利要求3、4或5所述的方法，其中用於形成所述金屬-矽化物層(12、13、14、18、19)的所述至少一個金屬注入工藝(IB_metal)包括使用第二掩膜和第二金屬的第二金屬注入工藝，以在所述第二導電類型的所述結區上產生第二矽化物層(18)。
8.根據權利要求3、4或5所述的方法，其中用於形成所述金屬-矽化物層(12、13、14、18、19)的所述至少一個金屬注入工藝(IB_metal)包括使用進一步的掩膜和進一步的金屬的進一步的金屬注入工藝，以在所述導電區(6)或所述柵極導電區(9)上產生進一步的矽化物層(13、14；19、14)。
9.根據前述權利要求中的任何一項所述的方法，其中所述方法在所述第二步驟中包括用於在導電區(6)上形成所述金屬-矽化物層(12、13、18、19)的所述至少一個金屬注入工藝(IB_metal)。
10.根據前述權利要求中的任何一項所述的方法，其中所述方法在所述第二步驟中包括用於在柵極(G)的柵極導電區(9)上形成所述金屬-矽化物層(12、13、18、19)的所述至少一個金屬注入工藝(IB_metal)。
11.根據前述權利要求中的任何一項所述的方法，其中所述低退火溫度工藝是固相外延再生長工藝。
12.根據前述權利要求中的任何一項所述的方法，其中所述第一、第二、或進一步的金屬中的每一個在所述低溫退火工藝期間都能夠形成金屬-di-矽化物。
13.根據前述權利要求中的任何一項所述的方法，其中所述金屬矽化物層形成為設置在所述結區(11；17)中並靠近另一個結構元件的金屬矽化物層(12a)、或者在所述結區(11；17)中並遠離所述其他結構元件的較遠的金屬矽化物層(12b)、以及所述結區(11；17)外部的所述導電區(6)中的單個金屬矽化物層(13)中的至少一個。
14.包括至少一個摻雜劑區域的半導體襯底(1)上的半導體器件，所述摻雜劑區域(5)包括超淺結區，其中所述半導體器件是通過根據前述權利要求中的任何一項所述的金屬-矽化物層(12、13、14、18、19)的形成方法來製造的。
全文摘要
在半導體襯底(1)上形成金屬－矽化物層(12、13、14、18、19)的方法，該半導體襯底(1)包括至少一個摻雜劑區域(5)；該摻雜劑區域(5)包括超淺結區；該方法包括用於形成摻雜劑區域(5)的至少一個雜質注入工藝(IB_dopant)作為第一步驟；該方法包括用於在摻雜劑區域(5)上形成金屬－矽化物層(12、13、18、19)的至少一個金屬注入工藝(IB_metal)作為第二步驟，並且該方法包括在第一和第二步驟之後進行低溫退火工藝作為第三步驟，其中同時地，激活所述摻雜劑區域(5)和形成金屬－矽化物層(12、13、14、18、19)。
文檔編號H01L21/28GK1799125SQ200480015369
公開日2006年7月5日 申請日期2004年5月19日 優先權日2003年6月3日
發明者巴爾特-洛米吉·J·帕夫拉克 申請人:皇家飛利浦電子股份有限公司