時鐘管理方法和系統的製作方法

2023-07-09 02:23:01

專利名稱：時鐘管理方法和系統的製作方法
技術領域：
本發明涉及通信領域，尤其涉及一種乙太網設備中高密度單板的時鐘管理方法和 系統。
背景技術：
乙太網技術作為一種區域網基本介質接入技術，由於其高度的靈活性和實現的簡 單性，已經成為了重要的網絡技術並得到了廣泛的應用。隨著IEEE1588以及同步乙太網技 術的不斷完善，同步技術在乙太網設備中得到了飛速發展，在電力，工控、城域網以及廣域 網中的承載網絡上大量應用同步乙太網技術。乙太網的同步技術主要包括協議層通過數據包進行同步以及物理層的硬體電路 的時鐘同步。對於物理層的硬體電路的而言，隨著乙太網設備的埠密度越來越大，單板上網 絡控制晶片數量也越來越多，為了保證每個埠都能做到時鐘的同步，這就要求這個單板 上提供給每個網絡控制晶片的參考時鐘在頻率甚至是相位上都能做到一致。同時，為了保 證單板工作的可靠性，整個單板上還需要主、備兩個時鐘源來為單板提供單板工作的參考 時鐘，保證單板在同步乙太網和非同步乙太網兩種工作模式下的正常運行。典型的支持同步乙太網功能的乙太網設備的單板時鐘方案實現如圖1所示，單板 上具有主備兩個輸入時鐘源，經過一級、二級、三級時鐘電路處理後，最終給單板上的每個 網絡控制晶片提供所需的參考時鐘。一級時鐘電路同步乙太網同步時鐘源通過鎖相環(PLL)倍頻到單板所需的頻 率，與輸出頻率和PLL倍頻後頻率完全相同的本地備份時鐘源一同輸入到二選一時鐘選擇 晶片，主控單元選擇其中的一路時鐘作為單板的時鐘源；二級時鐘電路經過二選一時鐘選擇晶片選出的時鐘由時鐘扇出晶片扇出多路同 頻率的時鐘，以便為單板上所有的網絡控制晶片提供參考時鐘；三級時鐘電路對扇出的時鐘進行電平轉換處理或者是驅動處理，最終作為參考 時鐘提供給單板使用，以便適應單板上各種網絡控制晶片所需參考時鐘的不同電平要求。從以上描述可以看出，典型時鐘方案存在以下問題1、一級時鐘電路中的二選一時鐘選擇晶片在進行輸入時鐘源選擇時無法達到平 滑切換，在切換這一時刻，容易造成提供給單板的參考時鐘處於一個非穩定狀態，出現抖 動，存在時鐘性能的波動的風險。2、由時鐘選擇晶片輸出的參考時鐘需經過二級、三級甚至是更多級的時鐘扇出芯 片或者電平轉換晶片來實現單板的多路參考時鐘的輸出要求，經過的時鐘晶片數量多並且 存在差異，從而造成各路參考時鐘引入累積性差異，各路時鐘的一致性不容易保證。3、二、三級時鐘晶片的引入，往往會佔用了更多的單板布局空間。4、本地備份的時鐘源的時鐘頻率需要嚴格與整個單板的全局參考時鐘頻率一致， 即該本地備份時鐘源頻率選擇不靈活。
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綜上，典型的同步乙太網時鐘方案在性能和靈活性上受到了很大制約，難以適應 當前系統工作需要。

發明內容
本發明提供了一種時鐘管理方法和系統，解決了典型的同步乙太網時鐘方案不能 適應當前系統工作需要的問題。一種時鐘管理方法，包括在單板時鐘源需要切換時，根據目的時鐘源對可編程PLL進行配置；在配置完畢後，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時 鍾源輸出參考時鐘。進一步的，所述按照該目的時鐘源輸出參考時鐘具體為根據所述目的時鐘源，輸出至少一路參考時鐘，所述至少一路參考時鐘具有一種 或多種輸出電平。進一步的，所述在單板時鐘源需要切換時，根據目的時鐘源對可編程PLL進行配 置的步驟之前，還包括從兩個或兩個以上的可用時鐘源中，選擇優先級最高的一個時鐘源作為目的時鐘源。進一步的，上述時鐘管理方法還包括在單板上電初始化時，將所述單板的乙太網數據處理晶片置於復位狀態；初始化所述可編程PLL ；在所述可編程PLL初始化成功並輸出有效參考時鐘後，解除所述乙太網數據處理 晶片的復位狀態。進一步的，在配置完畢後，指示所述可編程PLL向所述目的時鐘源進行切換，按照 該目的時鐘源輸出參考時鐘的步驟之後，還包括在所述目的時鐘源失效後，主控單元開始計時；在所述目的時鐘源失效時長達到最長保持(Holdover)時間後，切換回本地時鐘源。本發明還提供了一種時鐘管理系統，包括主控單元和可編程PLL ；所述主控單元，用於在單板時鐘源需要切換時，根據目的時鐘源對所述可編程PLL 進行配置，在配置完畢後，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時 鍾源輸出參考時鐘；所述可編程PLL，用於接受所述主控單元的指示，向所述目的時鐘源進行切換，按 照該目的時鐘源輸出參考時鐘。進一步的，所述主控單元包括中央處理器(CPU)和/或可編程邏輯器件，所述可編 程邏輯器件具體為現場可編程門陣列(FPGA)或複雜的可編輯邏輯元件(CPLD)。進一步的，所述主控單元，還用於從兩個或兩個以上的可用時鐘源中，選擇優先級 最高的一個時鐘源作為目的時鐘源。進一步的，所述主控單元，還用於在單板上電初始化時，將所述單板的乙太網數據 處理晶片置於復位狀態，初始化所述可編程PLL，在所述可編程PLL初始化成功並輸出有效參考時鐘後，解除所述乙太網數據處理晶片的復位狀態。進一步的，所述主控單元，還用於在所述目的時鐘源失效後，開始計時，在所述目 的時鐘源失效時長達到最長Holdover時間時，切換回本地時鐘源。本發明提供了一種時鐘管理方法和系統，在單板時鐘源需要切換時，根據目的時 鍾源對可編程PLL進行配置，在配置完畢後，指示可編程PLL向所述目的時鐘源進行切換， 按照該目的時鐘源輸出參考時鐘，實現了平衡切換，解決了典型的同步乙太網時鐘方案不 能滿足當前系統工作需要的問題。


圖1為典型的單板時鐘方案原理框圖；圖2為本發明的實施例所使用的時鐘電路結構示意圖；圖3為本發明的實施例提供的一種時鐘管理方法的原理框圖；圖4為使用本發明的實施例提供的一種時鐘管理方法完成單板初始化的流程圖；圖5為使用本發明的實施例提供的一種時鐘管理方法完成時鐘源切換的流程圖。
具體實施例方式典型的同步乙太網的時鐘方案存在如下問題1、一級時鐘電路中的二選一時鐘選擇晶片在進行輸入時鐘源選擇時無法達到平 滑切換，在切換這一時刻，容易造成提供給單板的參考時鐘處於一個非穩定狀態，出現抖 動，存在時鐘性能的波動的風險。2、由時鐘選擇晶片輸出的參考時鐘需經過二級、三級甚至是更多級的時鐘扇出芯 片或者電平轉換晶片來實現單板的多路參考時鐘的輸出要求，經過的時鐘晶片數量多並且 存在差異，從而造成各路參考時鐘引入累積性差異，各路時鐘的一致性不容易保證。3、二、三級時鐘晶片的引入，往往會佔用了更多的單板布局空間。4、本地備份的時鐘源的時鐘頻率需要嚴格與整個單板的全局參考時鐘頻率一致， 即該本地備份時鐘源頻率選擇不靈活。為了解決上述問題，本發明的實施例提供了一種時鐘管理方法，將多路輸入和輸 出的可編程PLL以及單板上的主控單元二者緊密結合起來，根據單板不同的工作情況，實 現全局參考時鐘的管理。採用多路輸出和多路輸出的可編程PLL與單板上的主控單元緊密 協調和控制，來完成單板上電後的時鐘實現和同步乙太網/非同步乙太網工作模式下的時 鐘的平滑切換，實現單板上全局參考時鐘的管理。本發明的實施例所使用的可編程PLL具有以下三個功能特點1、可編程PLL可實現多個不同時鐘源的輸入，並且與單板上的主控單元結合，可 實現多個輸入時鐘源之間的平滑切換，即在對時鐘源進行切換時，可編程PLL輸出的參考 時鐘的參數(包括頻率、相位以及佔空比等)不因時鐘源切換而產生波動和變化，從而降低 了典型方案中由於時鐘源切換不平滑而帶來的系統不穩定的風險。 2、多路輸入的時鐘頻率可以為任意頻率，各路的輸入頻率可以相同，也可以不同， 通過主控單元對該可編程PLL的相應配置，實現同一時鐘頻率的輸出。降低了輸入時鐘源 的時鐘要求，提高了輸入時鐘源的靈活性。
3、該可編程PLL可以實現倍頻後的參考時鐘的多路輸出，並且可以輸出各種時鐘 電平要求的時鐘，避免了典型時鐘方案中更多的扇出和時鐘電平轉換晶片的引入，提高了 各路參考時鐘的一致性，也節省出了更多的單板布局空間。本發明的實施例所使用的主控單元，主要由CPU和可編程邏輯器件(FPGA或者 CPLD) 二者中的任意一個或者是二者相結合來實現，主控單元對於整個時鐘方案而言，主要 用來實現以下三個功能(1)在單板上電時，對可編程PLL進行初始化，並根據上電後反饋得到的時鐘源和 參考時鐘的狀態信息，來協調控制整個單板的初始化進程，實現對單板上其他器件、總線和 接口的正確初始化配置，最終保證單板的正常運行。(2)在單板正常運行時，可根據需求來對可編程PLL進行配置，實現同步乙太網和 非同步乙太網工作模式下的切換。(3)根據可編程PLL的多路輸入時鐘源的不同頻率組合方式，對可編程PLL進行針 對性的可編程配置，保證在不同輸入時鐘源頻率組合的情況下，可以輸出頻率一致的單板 全局參考時鐘。下面結合附圖，對本發明的實施例進行詳細說明。本發明實施例所使用的時鐘電路如圖2所示，主要包括兩個單元主控單元201和 時鐘單元202。其中，主控單元201又包括CPU2011和可編程邏輯單元器件2012(FPGA或 者是CPLD)，由二者中的任意一個或者是二者相結合來完成控制。通過主控單元201實現 對單板時鐘方案的控制，協調單板整個上電初始化的進程，以及同步乙太網同步時鐘源和 本地備份時鐘源之間切換，並根據可編程PLL的各路輸入時鐘源的不同頻率組合方式，實 現不同輸入時鐘源的不同可編程配置，保證可編程PLL在不同輸入時鐘源頻率組合的情況 下，可以輸出頻率一致的單板全局參考時鐘，從而確保單板的正常運行。時鐘單元202主要包括可編程PLL2021，該可編程PLL的主要作用包括1、該可編程PLL可實現多個不同時鐘源的輸入，該輸入時鐘源的頻率可以任意組 合，主控單元可根據輸入的不同頻率來對可編程PLL進行不同參數的可編程配置。2、可實現多個輸入時鐘源之間的平滑切換，主控單元根據實際情況來控制切換可 編程PLL的多路輸入時鐘源的任意一路作為可編程PLL有效輸入時鐘源。即在對時鐘源進 行切換時，可編程PLL輸出的參考時鐘的參數(包括頻率、相位以及佔空比等)不因時鐘源 切換而產生波動和變化。當切換前後的兩路輸入時鐘源的頻率相同，則主控單元發送命令控制可編程PLL 進行時鐘切換，無需再重新配置可編程PLL的內部參數，即可實現時鐘的平滑切換。當切換前後的兩路輸入時鐘源的頻率不同，則主控單元需要在發送切換命令的同 時，對可編程PLL內部的相關參數(如DiVider、VC0等模塊參數)進行重新配置，保證內部 的PLL能夠工作在新的輸入時鐘源的時鐘頻率下。3、該可編程PLL可實現倍頻後的參考時鐘的多路輸出，並可根據不同網絡管理芯 片對輸入的參考時鐘電平的要求，調整為不同的時鐘電平。4、該可編程PLL具有Holdover功能，即在輸入源出現變化，致使該可編程PLL的 內部鎖相環無法正常鎖頻鎖相的時候，在一段時間內可通過Holdover功能，實現單板全局 參考時鐘的有效輸出。
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此外，根據單板對參考時鐘的通道數量以及時鐘電平需求，還可以在可編程PLL 輸出的參考時鐘無法滿足上述需求的情況下(如需要輸出的參考時鐘數量較大時)，可將 可編程PLL輸出的N路參考時鐘中的一路或者幾路連接到二級時鐘晶片電路(二級時鐘扇 出晶片、二級時鐘電平轉換晶片等)，將經過二級時鐘晶片電路轉換後的參考時鐘提供給單 板，在本發明的時鐘方案中一般不會使用到三級時鐘扇出晶片或者是三級時鐘驅動晶片。本發明實施例中，由主控單元201和時鐘單元202相互協調配合，提供了一種時鐘 管理方法，其原理圖框圖如圖3所示，除圖2所示的時鐘電路外，還包括單板其他器件、接 口、總線203和乙太網數據處理晶片204。主控單元201主要包括CPU2011和CPLD/FPGA2022 二者中的任意一個或者二者的 結合，主控單元201對整個單板進行初始化和配置，並根據實際單板的情況，協調初始化的 進程。對於CPU2011和CPLD/FPGA2022 二者的結合實現主控單元的方式而言，CPU2011和 CPLD/FPGA2022之間通過總線接口實現數據的讀寫通訊。時鐘單元的核心是可編程PLL2021，用於實現同步乙太網同步時鐘源和備份時鐘 源的平滑切換，為整個單板提供參考時鐘。單板其他器件、接口、總線203以及乙太網數據處理晶片204為整個單板的初始化 配置對象，主控單元協調對單板其他器件、接口、總線203以及MAC與PHY晶片204的初始 化進程，保證單板正確初始化，確保單板正常運行。下面結合附圖，對使用本發明的實施例提供的時鐘管理方法實現時鐘管理的流程 進行詳細說明。具體流程如圖4所示，包括步驟401、單板上電，在無外接同步乙太網同步時鐘源的情況下，整個單板只有本 地備份時鐘源可供選擇，作為可編程PLL的有效輸入時鐘源。可編程PLL的各輸出管腳分別與單板上的不同晶片相連，為各晶片提供其所需要 的參考時鐘。此時的單板只是供電正常，但由於參考時鐘由可編程PLL產生，尚未對可編程PLL 進行初始化，因此整個單板沒有參考時鐘，單板上的各晶片處於一個非正常運行狀態。步驟402、對CPU、接口、總線進行初始化；步驟403、在單板上電初始化時，將所述單板的乙太網數據處理晶片置於復位狀 態，所述乙太網數據處理晶片具體為MAC和PHY晶片；本步驟中，由主控單元(CPU、FPGA或者CPLD)使能單板上的MAC晶片和PHY晶片 復位信號，由於此時單板上的晶片(主要是MAC晶片和PHY晶片)處於一個非正常運行狀 態，為了防止晶片工作失效，需要讓晶片在進入正常運行狀態之前，長時間保持復位狀態。在完成步驟408之前，使MAC晶片和PHY晶片一直保持復位狀態。由於本發明實施 例中，在單板初上電後，並不直接為單板上各晶片提供參考時鐘，而MAC晶片和PHY晶片在 無時鐘輸入的情況下工作會造成異常，故本步驟中，將MAC晶片和PHY晶片置於復位狀態， 使其暫不開始工作，以保證後續配置能順利完成。步驟402與步驟403並行進行。步驟404、主控單元初始化所述可編程PLL ；本步驟中，對可編程PLL進行初始化，由於單板上電時只有本地時鐘源是可編程PLL的有效輸入時鐘源，因此在可編程PLL初始化時，需要根據本地時鐘源的頻率來對可編 程PLL進行相對應的參數配置，主要包括根據本地時鐘源的頻率對可編程PLL的VCO參數 進行配置；對可編程PLL內部的分頻參數進行配置；對可編程PLL輸出的時鐘電平和通道 進行配置；對Holdover功能進行配置使能等。本步驟中，主控單元對可編程PLL進行初始化，將該可編程PLL的控制程序加載 到該可編程PLL之上。可編程PLL的控制程序可根據實際需要設定，將相應的程序輸入到 主控單元或者將相應的程序存儲到FLASH等存儲單元中，主控單元再從存儲單元中調用出 來，再由主控單元完成程序的加載。步驟405、配置可編程PLL以本地備份時鐘源作為輸入時鐘源，由主控單元下達命 令，可編程PLL將有效時鐘源的輸入切換到本地時鐘源上，此時，可編程PLL開始工作，對該 時鐘源進行倍頻，並輸出單板所需要的參考時鐘；本步驟中，可編程PLL結合步驟404的參數配置和本地時鐘源的輸入開始正常工 作，可編程PLL對輸入的時鐘源進行鎖頻和鎖相，並倍頻到主控單元所要求的一個高頻率 時鐘CLKhigh,可編程PLL根據主控單元對其配置的參數，將該高頻時鐘CLKhigh進行分頻，分 頻到單板參考時鐘所需的頻率，並最終轉換為相應的電平形式輸出給整個單板。步驟406、判斷可編程PLL是否輸出了有效的參考時鐘；當對輸入時鐘進行鎖頻鎖相時，如果時鐘的相位和頻率鎖住則表示lock，此時可 編程PLL可以有效的時鐘；否則為unlock，此時輸出時鐘無效，可編程PLL會啟動Holdover 功能，保證時鐘輸出的頻率與先前lock的狀態一致。但對於單板上電的情況，由於可編程PLL剛上電時沒有進行初始化，無法正常工 作，沒有上文所說的先前lock的狀態，因此如果出現unlock狀態，則Holdover功能無法正
常工作。此時如果在延時等待一定時間之後仍然為unlock狀態，即可編程PLL無法輸出有 效時鐘，則必須對可編程PLL重新進行初始化配置。如果為lock狀態，即有有效參考時鐘輸出，則跳到步驟407。步驟407、在所述可編程PLL初始化成功後，解除所述MAC和PHY晶片的復位狀態；本步驟中，主控單元進行一定延時後結束對MAC晶片和PHY晶片的復位控制。步驟408、主控單元對乙太網數據處理晶片(即MAC晶片和PHY晶片)進行初始化 操作。步驟409、判斷CPU、接口、總線是否初始化完畢；如果沒有完成，則繼續完成相應 的初始化工作。步驟410、判斷MAC晶片和PHY晶片是否初始化完畢；如果沒有完成，則繼續完成 相應初始化工作。步驟411、判斷步驟409和步驟410相應的初始化是否全部完成；如果有未完成， 則繼續等待。如果全部完成，則單板此時已經可以正常工作，運行在非同步乙太網的工作模 式下。至此，設備上電初始化的過程結束。在設備工作過程中，由當前時鐘源向目的時鐘源切換時，需要根據目的時鐘源與 當前時鐘源的頻率等對可編程PLL的配置進行調整，以實現平滑切換，具體步驟如圖5所示，包括步驟501、判斷是否有可用的同步時鐘源；如果沒有可用的同步時鐘源，則單板繼續運行在非同步乙太網的工作模式下；如 果有可用的同步時鐘源，則將該同步時鐘源作為目的時鐘源，跳到步驟502。如果有多個可用時鐘源，則由用戶指定各時鐘源的優先級，或由主控單元根據一 定的規則確定各時鐘源的優先級(如按照檢測到時鐘源的次序)，然後主控單元根據用戶 或者是主控單元制定的時鐘源優先級，將可用時鐘源中優先級最高的時鐘源作為目的時鐘 源，跳到步驟502。步驟502、判斷該目的時鐘源是否與本地時鐘源頻率相同；如果相同跳到步驟503 ；如果頻率不相同則跳到步驟504。步驟503、由於目的時鐘源的頻率與本地時鐘源的頻率相同，則可編程PLL內部的 相應參數無需進行更改，由主控單元控制，直接將可編程PLL的有效輸入時鐘源切換到同 步時鐘源上，此時，單板即運行在同步乙太網工作模式下，並跳到步驟506 ；步驟504、在單板時鐘源需要切換時，根據目的時鐘源進行配置；本步驟中，由於目的時鐘源的頻率與本地時鐘源的頻率不同，主控單元需要根據 同步源的頻率對可編程PLL的相關參數進行調整。步驟505、在配置完畢後，指示可編程PLL向所述目的時鐘源進行切換，按照該目 的時鐘源輸出參考時鐘；本步驟中，主控單元將可編程PLL的有效輸入的當前時鐘源(即本地時鐘源)切 換到目的時鐘源上。步驟506、判斷目的時鐘源是否失效；如果有效，則跳到步驟507 ；如果失效，則跳到步驟508。步驟507、由於單板已經運行在同步乙太網模式下(即使用目的時鐘源)，則主控 單元不做任何處理，繼續工作在該模式下，並跳回步驟506 ；步驟508、由於沒有了同步時鐘源，此時可編程PLL進入Holdover功能，主控單元 開始計時；步驟509、在主控單元開始計時後，判斷是否超過了預先規定的保持Holdover最 長時間；如果沒有超時，則繼續保持Holdover功能，等待有效的目的同步時鐘源的出現； 如果超時，則跳到步驟510。步驟510、當保持Holdover功能的時間超出了預定的最長Handover時間時，為了 保證時鐘精度和單板的正常工作，主控單元需要將可編程PLL的有效輸入時鐘源切回到本 地時鐘源上。如果本地時鐘源與先前的同步時鐘源頻率相同，則主控單元直接控制可編程PLL 完成有效時鐘源的切換即可；如果本地時鐘源與先前的同步時鐘源頻率不同，則主控單元需要將對可編程PLL 相關參數進行重新配置，並完成有效時鐘源的切換。完成切換後，進入非同步乙太網工作模式。此時，跳到步驟501。需要說明的是，在步驟501和步驟506中，判斷時鐘源是否有效和失效可通過以下方法實現 (1)當同步時鐘源有效或者是失效的時候，提供該同步時鐘源的設備會向主控單 元上報一個中斷信號，以告知主控單元該同步時鐘源的狀態變化；或者主控單元通過輪詢 的方式才訪問提供該同步時鐘源的設備上，關於該時鐘狀態的寄存器。
(2)由可編程PLL監控每一路輸出時鐘源的狀態，主控單元可通過輪詢可編程PLL 的該狀態位在確定時鐘源的狀態；或者將可編程PLL設置為中斷上報的模式，一旦輸入的 時鐘源出現有效或者失效的狀態變化則向主控單元上報中斷信號。本發明的實施例提供了一種時鐘管理方法，在單板時鐘源需要切換時，根據目的 時鐘源進行配置，在配置完畢後，指示可編程PLL向所述目的時鐘源進行切換，按照該目的 時鐘源輸出參考時鐘，實現了平衡切換，解決了典型的同步乙太網時鐘方案不能滿足當前 系統工作需要的問題。可編程PLL可實現多個不同時鐘源的輸入，並且可實現多個輸入時 鍾源之間的平滑切換，即在對時鐘源進行切換時，可編程PLL輸出的參考時鐘的參數(包括 頻率、相位以及佔空比等)不因時鐘源切換而產生波動和變化，從而降低了典型方案中由 於時鐘源切換不平滑而帶來的系統不穩定的風險。該可編程PLL可以根據電平要求，實現倍頻後的參考時鐘的多路輸出。避免了典 型時鐘方案中更多的扇出和時鐘晶片的引入，提高了各路參考時鐘的一致性，也節省出了 更多的單板布局空間。在單板上電時，主控單元對可編程PLL進行初始化，並根據上電後反饋得到的時 鍾源和參考時鐘的狀態信息，來協調控制整個單板的初始化進程，實現對單板上其他器件、 總線和接口的正確初始化配置，最終保證單板的正常運行。在單板正常運行時，可根據需求來對可編程PLL進行配置，實現同步乙太網和非 同步乙太網工作模式下的切換。本發明的實施例還提供了一種時鐘管理系統，包括主控單元和可編程PLL ；所述主控單元，用於在單板時鐘源需要切換時，根據目的時鐘源對所述可編程PLL 進行配置，在配置完畢後，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時 鍾源輸出參考時鐘；所述可編程PLL，用於接受所述主控單元的指示，向所述目的時鐘源進行切換，按 照該目的時鐘源輸出參考時鐘。進一步的，所述主控單元包括CPU和/或可編程邏輯器件，所述可編程邏輯器件具 體為FPGA或CPLD。進一步的，所述主控單元，還用於從兩個或兩個以上的可用時鐘源中，選擇優先級 最高的一個時鐘源作為目的時鐘源。進一步的，所述主控單元，還用於在單板上電初始化時，將所述單板的乙太網數據 處理晶片置於復位狀態，初始化所述可編程PLL，在所述可編程PLL初始化成功並輸出有效 參考時鐘後，解除所述乙太網數據處理晶片的復位狀態。進一步的，所述主控單元，還用於在所述目的時鐘源失效後，開始計時，在所述目 的時鐘源失效時長達到最長Holdover時間後，切換回本地時鐘源。上述時鐘管理系統，能夠與本發明的實施例提供的一種時鐘管理方法相結合，在 單板時鐘源需要切換時，根據目的時鐘源進行配置，在配置完畢後，指示可編程PLL向所述目的時鐘源進行切換，按照該目的時鐘源輸出參考時鐘，實現了平衡切換，解決了典型的同 步乙太網時鐘方案不能滿足當前系統工作需要的問題。本領域普通技術人員可以理解上述實施例的全部或部分步驟可以使用計算機程 序流程來實現，所述電腦程式可以存儲於一計算機可讀存儲介質中，所述電腦程式在 相應的硬體平臺上(如系統、設備、裝置、器件等)執行，在執行時，包括方法實施例的步驟 之一或其組合。可選地，上述實施例的全部或部分步驟也可以使用集成電路來實現，這些步驟可 以被分別製作成一個個集成電路模塊，或者將它們中的多個模塊或步驟製作成單個集成電 路模塊來實現。這樣，本發明不限制於任何特定的硬體和軟體結合。上述實施例中的各裝置/功能模塊/功能單元可以採用通用的計算裝置來實現， 它們可以集中在單個的計算裝置上，也可以分布在多個計算裝置所組成的網絡上。上述實施例中的各裝置/功能模塊/功能單元以軟體功能模塊的形式實現並作為 獨立的產品銷售或使用時，可以存儲在一個計算機可讀取存儲介質中。上述提到的計算機 可讀取存儲介質可以是只讀存儲器，磁碟或光碟等。
權利要求
一種時鐘管理方法，其特徵在於，包括在單板時鐘源需要切換時，根據目的時鐘源對可編程鎖相環(PLL)進行配置；在配置完畢後，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時鐘源輸出參考時鐘。
2.根據權利要求1所述的時鐘管理方法，其特徵在於，所述按照該目的時鐘源輸出參 考時鐘具體為根據所述目的時鐘源，輸出至少一路參考時鐘，所述至少一路參考時鐘具有一種或多 種輸出電平。
3.根據權利要求1所述的時鐘管理方法，其特徵在於，所述在單板時鐘源需要切換時， 根據目的時鐘源對可編程PLL進行配置的步驟之前，還包括從兩個或兩個以上的可用時鐘源中，選擇優先級最高的一個時鐘源作為目的時鐘源。
4.根據權利要求1所述的時鐘管理方法，其特徵在於，該方法還包括在單板上電初始化時，將所述單板的乙太網數據處理晶片置於復位狀態；初始化所述可編程PLL ；在所述可編程PLL初始化成功並輸出有效參考時鐘後，解除所述乙太網數據處理晶片 的復位狀態。
5.根據權利要求1所述的時鐘管理方法，其特徵在於，在配置完畢後，指示所述可編程 PLL向所述目的時鐘源進行切換，按照該目的時鐘源輸出參考時鐘的步驟之後，還包括在所述目的時鐘源失效後，主控單元開始計時；在所述目的時鐘源失效時長達到最長保持(Holdover)時間後，切換回本地時鐘源。
6.一種時鐘管理系統，其特徵在於，包括主控單元和可編程PLL ；所述主控單元，用於在單板時鐘源需要切換時，根據目的時鐘源對所述可編程PLL進 行配置，在配置完畢後，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時鐘 源輸出參考時鐘；所述可編程PLL，用於接受所述主控單元的指示，向所述目的時鐘源進行切換，按照該 目的時鐘源輸出參考時鐘。
7.根據權利要求6所述的時鐘管理系統，其特徵在於，所述主控單元包括中央處理器 (CPU)和/或可編程邏輯器件，所述可編程邏輯器件具體為現場可編程門陣列(FPGA)或復 雜的可編輯邏輯元件(CPLD)。
8.根據權利要求6所述的時鐘管理系統，其特徵在於，所述主控單元，還用於從兩個或兩個以上的可用時鐘源中，選擇優先級最高的一個時 鍾源作為目的時鐘源。
9.根據權利要求6所述的時鐘管理系統，其特徵在於，所述主控單元，還用於在單板上電初始化時，將所述單板的乙太網數據處理晶片置於 復位狀態，初始化所述可編程PLL，在所述可編程PLL初始化成功並輸出有效參考時鐘後， 解除所述乙太網數據處理晶片的復位狀態。
10.根據權利要求6所述的時鐘管理系統，其特徵在於，所述主控單元，還用於在所述目的時鐘源失效後，開始計時，在所述目的時鐘源失效時 長達到最長Holdover時間時，切換回本地時鐘源。
全文摘要
本發明提供了一種時鐘管理方法和系統。涉及通信領域；解決了典型的同步乙太網時鐘方案不能適應當前系統工作需要的問題。該方法包括在單板時鐘源需要切換時，根據目的時鐘源對可編程PLL進行配置；在配置完畢後，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時鐘源輸出參考時鐘。本發明提供的技術方案適用於乙太網。
文檔編號H04L7/033GK101902321SQ20101025603
公開日2010年12月1日 申請日期2010年8月13日 優先權日2010年8月13日
發明者趙傑 申請人:中興通訊股份有限公司