一種部分耗盡的soimos電晶體及其製作方法
2023-08-02 20:55:26
專利名稱：一種部分耗盡的soi mos電晶體及其製作方法
技術領域：
本發明屬於半導體集成電路及其製造技術領域，尤其涉及一種部分耗盡的SOI MOS電晶體及其製作方法。
背景技術：
半導體集成電路的核心元件是矽基CMOS器件。集成電路產業的高速發展是以MOS電晶體的尺寸不斷按比例縮小為基礎的，其特徵尺寸的不斷縮小，不僅可以極大的提高集成電路的集成密度，還可以提高電路的性能。然而，隨著MOSFET器件尺寸縮小到亞微米尺度，越來越趨近各種物理極限，傳統的MOSFET器件結構遇到了越來越多的挑戰。
絕緣體上的矽(SOI)結構有望替代傳統的MOSFET器件用於亞50納米的集成電路生產。SOI結構其不僅可以大幅度的降低寄生電容，並且特別適合於發展低壓/低功耗應用，另外SOI器件還具有極佳的抗輻射能力。利用SOI結構發展起來的有兩種器件，一種是部分耗盡的SOI器件，另一種是全耗盡的SOI器件。部分耗盡的SOI器件的溝道區矽膜足夠厚，溝道耗盡區的寬度要小於矽膜的厚度，這種結構的器件優點是其設計和工作原理與傳統的體矽MOSFET器件非常接近。但是其溝道區可能會由於過量空穴積累而出現襯底浮置效應，該效應可以導致器件的性能受到影響。全耗盡的SOI器件是一種薄矽膜的結構，其溝道區完全耗盡，由於溝道區被完全耗盡，因此降低了溝道區的電場，同時也降低了熱載流子效應，其對器件短溝效應的抑制也十分有效。但是，當器件的柵長減小到二十納米以後，矽膜的厚度只有幾個納米，這麼小的膜厚工藝上很難控制，因此使得其難以走向實際的應用。
發明內容
本發明的目的是提供一種部分耗盡的SOI MOS電晶體，該電晶體的埋置絕緣層具有凹形結構，溝道位於凹陷處，溝道區上部柵介質層下輕摻雜或未摻雜，溝道區下部凹陷區重摻雜。
本發明的第二個目的是提供上述埋置絕緣層具有凹形結構，溝道位於凹陷處，溝道區上部柵介質層底下輕摻雜或未摻雜，溝道區下部凹陷區重摻雜的部分耗盡SOI結構的MOSFET器件的製作方法。
本發明的技術方案如下一種部分耗盡SOI結構的MOS電晶體，包括一柵電極、一柵介質層、一柵電極側牆介質層、一半導體溝道區、一源區、一漏區、一埋置絕緣層、一半導體襯底；所述埋置絕緣層在半導體襯底之上，具有凹形結構；所述半導體溝道區、源區和漏區位於埋置絕緣層之上，半導體源區和漏區分別嵌入凹形結構埋置絕緣層的兩個突起內側，半導體溝道區位於埋置絕緣層中央凹陷處，其上部輕摻雜或未摻雜，下部重摻雜；所述半導體溝道區在柵電極兩端的部分分別與所述源區和漏區相連；所述柵介質層位於半導體溝道區之上；所述柵電極位於柵介質層之上；所述柵電極側牆介質層位於柵電極兩側在柵介質層之上。
上述半導體溝道區的輕摻雜或未摻雜部分厚度為10-50nm；柵介質層的厚度為1-10nm；柵電極層的厚度為80-150nm；柵電極側牆介質層寬度為5-20nm。
上述部分耗盡SOI結構的MOS電晶體的製作方法，包括以下步驟(1)採用SOI結構的半導體材料，其具有一層埋置絕緣層，一層半導體薄膜，一層半導體襯底，埋置絕緣層位於半導體薄膜和半導體襯底之間，光刻隔離形成有源區，通過離子注入形成一高摻雜半導體薄膜層；(2)採用外延生長技術在高摻雜的半導體薄膜層之上形成一層新的半導體薄層，新的半導體薄層未摻雜或低摻雜；(3)生長柵介質層；(4)澱積柵電極層，刻蝕形成柵圖形；(5)澱積犧牲側牆介質層，回刻後在柵電極兩側形成側牆，以形成的柵電極和側牆圖形為掩膜腐蝕掉柵介質層，使兩側未摻雜半導體薄層表面露出；(6)腐蝕所露出的未摻雜半導體薄層，到高摻雜區時停止腐蝕；(7)選擇腐蝕高摻雜區，當到達柵覆蓋處停止腐蝕；(8)澱積絕緣介質，填充刻蝕形成的空洞，回刻去除表面的絕緣介質；(9)腐蝕掉柵電極兩側和頂部的犧牲介質層後再澱積或熱氧化生長形成另一薄介質層；(10)離子注入摻雜源漏區和柵電極，然後回刻上述薄介質層以形成新的柵電極側牆，視情況，源漏處可以採用外延方法形成抬高的源漏結構；(11)最後進入常規CMOS後道工序，包括澱積鈍化層、開接觸孔以及金屬化等，即可製得所述的MOS電晶體。
上述的製作方法中，所述步驟(1)中的半導體襯底材料選自Si、Ge、SiGe、GaAs或其它II-VI，III-V和IV-IV族的二元或三元化合物半導體。
上述的製作方法，所述步驟(3)中的柵介質材料選自二氧化矽、二氧化鉿、氮化鉿等。
上述的製作方法，所述步驟(3)生長柵介質層的方法選自下列方法之一常規熱氧化、摻氮熱氧化、化學氣相澱積、物理氣相澱積。
上述的製作方法，所述步驟(5)中犧牲側牆介質層材料選自氮化矽、TEOS(矽酸乙酯)或者其它與矽和氧化矽均有高腐蝕選擇比的薄膜材料。
上述的製作方法，所述步驟(7)中的選擇腐蝕選用的腐蝕溶液為氫氟酸、硝酸和乙酸混合物，其配方為40％HF∶70％HNO3∶100％CH3COOH以體積比1∶3∶8混合，或者其它對摻雜半導體材料有高腐蝕選擇比的腐蝕溶液配方。
上述的製作方法，所述的離子注入的注入能量為30eV-200KeV，外延生長的半導體薄層(即所製得MOS電晶體半導體溝道區的輕摻雜或未摻雜部分)厚度為10-50nm，半導體溝道區上生長的柵介質層的厚度為1-10nm；柵電極層的厚度為80-150nm；柵電極一側最終形成的側牆寬度為5-20nm。
本發明的優點和積極效果本發明的部分耗盡的SOI MOS電晶體的埋置絕緣層具有凹形結構，溝道位於凹陷處，溝道區上部柵介質層下輕摻雜或未摻雜，溝道區下部凹陷區重摻雜。溝道區的重摻雜可以有效地抑制漏端電壓對源端的電勢耦合，從而減小器件的DIBL效應和短溝道效應。輕摻雜或未摻雜溝道區可以防止納米尺度下由於雜質漲落帶來的閾值電壓變化，同時輕摻雜或未摻雜溝道可以提高電子的遷移率，調高器件的性能。該結構器件的工藝製造方法與傳統的MOSFET工藝完全兼容，同時工藝簡單，具有極高的實用價值，有望在納米尺度的集成電路工業中得到應用。
圖1是在埋置絕緣層上形成高摻雜區的工藝步驟圖；圖2是在高摻雜區上外延生長矽膜的工藝步驟圖；圖3是生長柵介質層的工藝步驟圖；圖4是柵電極以及犧牲側牆形成的工藝步驟圖；圖5是矽膜腐蝕形成矽槽的工藝步驟圖；圖6是選擇腐蝕高摻雜矽層的工藝步驟圖；圖7是填充矽槽的工藝步驟圖；圖8是第二次柵電極側牆形成及源漏注入的工藝步驟圖；
圖中1-矽襯底 2-埋氧層3-矽膜4-外延生長矽膜5-柵介質層6-氮化矽側牆7-多晶矽 8-矽槽9-空洞10-二氧化矽11-二氧化矽側牆 12-源區13-漏區
具體實施例方式下面的具體實施例有助於理解本發明的特徵和優點，但本發明的實施決不僅局限於所述的實施例。
本發明製作方法的一具體實施例包括圖1至圖8所示的工藝步驟1.如圖1所示，所用SOI矽片採用矽襯底(1)，埋氧層(2)之上的單晶矽膜(3)的晶向為(100)，矽膜(3)初始為輕摻雜，在矽膜(3)上進行離子注入，離子注入的能量為80KeV，注入雜質離子為BF2，使埋氧層(2)上的矽膜(3)形成高摻雜。
2.如圖2所示，在高摻雜矽膜(3)之上採用外延生長技術外延一層新的外延生長矽膜(4)，該層外延生長矽膜(4)未摻雜或者低摻雜，厚度為10-50nm。
3.如圖3所示，生長柵介質層(5)，柵介質層(5)為二氧化矽，其厚度為1-5nm。柵介質的形成方法還可以為下列方法之一常規熱氧化、摻氮熱氧化、化學氣相澱積(CVD)、物理氣相澱積(PVD)。
4.如圖4所示，澱積柵電極層多晶矽(7)和犧牲介質層氮化矽；多晶矽層的厚度為80-150nm，氮化矽層的厚度為20-40nm。採用常規CMOS工藝光刻和刻蝕所澱積的多晶矽層和犧牲介質層氮化矽，接著用回刻(etch-back)技術在柵電極兩側形成寬度為25-150nm的氮化矽側牆(6)，以形成的柵電極和氮化矽側牆(6)圖形為掩膜腐蝕掉柵二氧化矽層的裸露部分。
5.如圖5所示，以氮化矽側牆(6)為掩膜採用反應離子刻蝕RIE方法腐蝕矽膜所漏出的部分以形成矽槽(8)；矽槽(8)的深度為20-80nm，到達高摻雜矽層。由於矽槽(8)是以柵電極兩側的介質層氮化矽為掩膜而形成，故其結構與柵電極是自對準的。
6.如圖6所示，採用選擇腐蝕技術腐蝕高摻雜矽層，腐蝕溶液為氫氟酸、硝酸和乙酸混合物，配方為40％HF∶70％HNO3∶100％CH3COOH以體積比1∶3∶8混合，通過控制腐蝕時間，當到達柵邊界處，腐蝕停止，形成直到柵邊界的空洞(9)。
7.如圖7所示，採用CVD方法澱積一層二氧化矽(10)，用以填充腐蝕帶來的源漏底下的矽槽(8)和空洞(9)，形成源漏底下的絕緣層，回刻去除表面的二氧化矽(10)。
8.如圖8所示，熱磷酸腐蝕掉所有柵電極頂部和兩側的犧牲介質氮化矽(6)，並熱生長另一厚度為5-20nm的二氧化矽介質層，並以此為緩衝層，低能離子注入摻雜柵電極和柵電極兩側的體區部分，分別形成摻雜柵電極以及器件的摻雜源區(12)和漏區(13)，摻雜劑為磷。最後各向異性幹法刻蝕所述離子注入緩衝層以形成二氧化矽側牆(11)並使器件的源區和漏區在柵電極兩側的表面暴露。視情況，源漏處可以採用外延方法形成抬高的源漏結構。
最後進入常規CMOS後道工序，包括澱積鈍化層、開接觸孔以及金屬化等，即可製得所述的部分耗盡SOI結構的MOS電晶體。
權利要求
1.一種部分耗盡SOI結構的MOS電晶體，包括一柵電極、一柵介質層、一柵電極側牆介質層、一半導體溝道區、一源區、一漏區、一埋置絕緣層、一半導體襯底；所述埋置絕緣層在半導體襯底之上，具有凹形結構；所述半導體溝道區、源區和漏區位於埋置絕緣層之上，半導體源區和漏區分別嵌入凹形結構埋置絕緣層的兩個突起內側，半導體溝道區位於埋置絕緣層中央凹陷處，其上部輕摻雜或未摻雜，下部重摻雜；所述半導體溝道區在柵電極兩端的部分分別與所述源區和漏區相連；所述柵介質層位於半導體溝道區之上；所述柵電極位於柵介質層之上；所述柵電極側牆介質層位於柵電極兩側在柵介質層之上。
2.如權利要求1所述的MOS電晶體，其特徵在於，所述半導體溝道區的輕摻雜或未摻雜部分厚度為10-50nm，柵介質層的厚度為1-10nm，柵電極層的厚度為80-150nm，柵電極側牆介質層寬度為5-20nm。
3.一種部分耗盡SOI結構的MOS電晶體的製作方法，包括以下步驟(1)採用SOI結構的半導體材料，其具有一層埋置絕緣層，一層半導體薄膜，一層半導體襯底，埋置絕緣層位於半導體薄膜和半導體襯底之間，光刻隔離形成有源區，通過離子注入形成一高摻雜半導體薄膜層；(2)採用外延生長技術在高摻雜的半導體薄膜層之上形成一層新的半導體薄層，新的半導體薄層未摻雜或低摻雜；(3)生長柵介質層；(4)澱積柵電極層，刻蝕形成柵圖形；(5)澱積犧牲側牆介質層，回刻後在柵電極兩側形成側牆，以形成的柵電極和側牆圖形為掩膜腐蝕掉柵介質層，使兩側未摻雜半導體薄層表面露出；(6)腐蝕所露出的未摻雜半導體薄層，到高摻雜區時停止腐蝕；(7)選擇腐蝕高摻雜區，當到達柵覆蓋處停止腐蝕；(8)澱積絕緣介質，填充刻蝕形成的空洞，回刻去除表面的絕緣介質；(9)腐蝕掉柵電極兩側和頂部的犧牲介質層後再澱積或熱氧化生長形成另一薄介質層；(10)離子注入摻雜源漏區和柵電極，然後回刻上述薄介質層以形成新的柵電極側牆，視情況，源漏處可以採用外延方法形成抬高的源漏結構；(11)最後進入常規CMOS後道工序，包括澱積鈍化層、開接觸孔以及金屬化等，即可製得所述的MOS電晶體。
4.如權利要求3所述的製作方法，其特徵在於，所述步驟(1)中的半導體襯底材料選自Si、Ge、SiGe、GaAs或其它II-VI，III-V和IV-IV族的二元或三元化合物半導體。
5.如權利要求3所述的製作方法，其特徵在於，所述步驟(3)中的柵介質材料選自二氧化矽、二氧化鉿、氮化鉿。
6.如權利要求3所述的製作方法，其特徵在於，所述步驟(3)生長柵介質層的方法選自下列方法之一常規熱氧化、摻氮熱氧化、化學氣相澱積、物理氣相澱積。
7.如權利要求3所述的製作方法，其特徵在於，所述步驟(5)中犧牲側牆介質層材料選自氮化矽、矽酸乙酯或者其它與矽和氧化矽均有高腐蝕選擇比的薄膜材料。
8.如權利要求3所述的製作方法，其特徵在於，所述步驟(7)中的選擇腐蝕選用的腐蝕溶液為對摻雜半導體材料有高腐蝕選擇比的腐蝕溶液。
9.如權利要求8所述的製作方法，其特徵在於，所述腐蝕溶液為氫氟酸、硝酸和乙酸混合物，其配方為40％HF∶70％HNO3∶100％CH3COOH以體積比1∶3∶8混合。
10.如權利要求3所述的製作方法，其特徵在於，所述的離子注入的注入能量為30eV-200KeV，外延生長的半導體薄層厚度為10-50nm，半導體溝道區上生長的柵介質層的厚度為1-10nm，柵電極層的厚度為80-150nm，柵電極一側最終形成的側牆寬度為5-20nm。
全文摘要
本發明提供了一種部分耗盡SOI結構的MOS電晶體及其製作方法。所述MOS電晶體的埋置絕緣層具有凹形結構，半導體溝道區位於埋置絕緣層中央凹陷處，其上部輕摻雜或未摻雜，下部重摻雜。溝道區的重摻雜可以有效地抑制漏端電壓對源端的電勢耦合，從而減小器件的DIBL效應和短溝道效應；輕摻雜或未摻雜溝道區可以防止納米尺度下由於雜質漲落帶來的閾值電壓變化，同時輕摻雜或未摻雜溝道可以提高電子的遷移率，調高器件的性能。該結構器件的製造工藝與傳統的MOSFET工藝完全兼容，同時工藝簡單，具有極高的實用價值，有望在納米尺度的集成電路工業中得到應用。
文檔編號H01L21/02GK1851930SQ20061007250
公開日2006年10月25日 申請日期2006年4月11日 優先權日2006年4月11日
發明者張盛東, 李定宇, 韓汝琦, 王新安, 張天義 申請人:北京大學深圳研究生院, 北京大學