對多層單元編程的方法及包括該單元的非易失性存儲器件的製作方法

2023-07-05 00:53:06 2

專利名稱：對多層單元編程的方法及包括該單元的非易失性存儲器件的製作方法
技術領域：
本發明涉及對非易失性存儲器件進行編程，更具體地說，涉及對多層單 元(multi-level cells)進行編程的方法以及包括頁緩沖器塊(page buffer block)的 非易失性存儲器件。
背景技術：
半導體存儲器件通常分為掉電時保持所存儲數據的非易失性存儲器件和 掉電時丟失所存儲數據的易失性存儲器件。非易失性存儲器件包括電可擦除 可編程只讀存儲器(EEPROM),其中，存儲的數據可以被電擦除，並且可以 對新數據重新進行編程。
EEPROM的操作包括編程模式，用於將數據寫入存儲單元；讀取模式， 用於將存儲在存儲單元中的數據讀出；以及，擦除模式，用於通過刪除存儲 的數據，對存儲單元進行初始化。在遞增步長脈沖編程(incremental step pulse program, ISSP)方法中，利用遞增步長脈衝，反覆進行確i人和重新編程，直 到希望的數據被存儲為止。
在EEPROM快閃記憶體存儲器件中，擦除操作是按照每個存儲器塊或扇區進行 的，而編程操作是按照每頁進行的，每頁包括被共同耦合到字線的多個存儲 單元。按照存儲單元陣列的結構，快閃記憶體存儲器件被分為NAND快閃記憶體存儲器 件，其中，單元電晶體被並聯耦合在位線與接地電極之間；或NOR快閃記憶體存儲 器件，其中，單元電晶體被串聯耦合在位線與接地電極之間。NAND快閃記憶體存 儲器件的編程速度和擦除速度比NOR快閃記憶體存儲器件高，但是，不能在先前狀 態讀操作以及編程操作中，訪問每個字節。
快閃記憶體存儲器件通常包括單層單元(single-level cell, SLC),用於每個單元 存儲一位。近來，已經開發了對多層單元(MLC)進行編程的方法，在不增加 存儲器件的尺寸的情況下，增加了存儲容量。
在MLC編程中，可以將兩位或多位存儲在單個單元中。當在單個MLC 中存儲N位時，MLC的閾值電壓被劃分成2N個分布，並且，每個分布代表 N位數據。例如，當在單個MLC中存儲兩位時，閾值電壓可以有四個不同的分布。當位值"o"代表"已編程並且位值"1"代表"未編程"時，按照使閾值電壓增加的順序，MLC有四個狀態，即，"11"、 "10"、 "01"和"00"。換句話說， 在四個狀態當中，狀態"ll"表示MLC保持被擦除狀態，並且，具有最低的閾 值電壓分布。
這樣，正在開發用於將MLC編程為不同的閾值電壓的各種方法。
圖1示出了對多層單元(MLC)進行編程的傳統方法。具體地說，圖1示出了將三位編程到單個MLC中的方法，在韓國專利申請公開出版物No.
2003-0023177中公開了這種方法。
參照圖1,按照數據，每個MLC被編程到Sl到S8八個狀態之一。較小索引標記代表閾值電壓分布較高的狀態。換句話說。狀態S1與最高分布對應，
而狀態S8與最低分布對應，狀態S8為根本沒有被編程並且保留被擦除的
MLC狀態。
在對單層單元(SLC)進行編程的過程中，與一頁對應的數據被裝入頁緩沖 器塊中，並且，給各個位線施加與位值"0"或"1"對應的電壓。因此，與一頁 對應的存儲單元被同時編程。
這樣，與一頁對應的MLC可以被同時編程。按照圖1的方法，按照三 位的相應數據，與一頁對應的MLC中的每一個被同時從初始的被擦除狀態 S8編程為狀態Sl到S8之一。狀態Sl到S8分別代表與3位數據"000"、"100"、 "010"、 "110"、 "001"、 "101"、 "Oll"和"lll對應的八個閾值電壓分布。
圖2為示出了執行圖1的方法的傳統的非易失性存儲器件的框圖。
參照圖2,非易失性存儲器件50包括存儲單元陣列10和具有多個頁緩 衝器的頁緩衝器塊20。存儲單元陣列10包括以矩陣形式排列的多個存儲單 元，其中，每個存儲單元被耦合到字線和相應的位線。
為了方便起見，圖2中只示出了 一對位線，即偶數位線Ble和奇數位線 Blo，以及與這對位線對應的一個頁緩沖器20。耦合到偶數位線的存儲單元對應於一頁，而耦合到奇數位線的存儲單元對應於另一頁，因此， 一行中的存 儲單元構成兩頁。
通過電晶體Tl和T2響應於選4奪信號BLSE和BLSO進行切換操作，交 替選擇與兩頁對應的存儲單元。當用於控制裝入數據的時間點的電晶體T3、 T4和T5導通時，頁緩沖器20接收三位DT1、 DT2和DT3的數據。頁緩衝 器20將與三位DT1 、 DT2和DT3對應的電壓加到選擇的位線上。
為了執行圖1的編程方法，每個頁緩衝器20必須包括與要寫入單個存儲 單元的數據的位數對應的鎖存器21、 22和23。即，為了將三位寫入或編程 到圖2所示的竽個MLC,每個頁緩衝器20中必須包括至少三個鎖存器21、 22和23，而為了將四位寫入單個MLC，每個頁緩衝器中必須包括至少四個 鎖存器。
此外，由於必須按照存儲在頁緩衝器20中的位值，給位線施加不同的電 壓，因此，圖2中示出的非易失性存儲器件50需要用於同時提供各種位線電 壓的附加配置。
這樣，按照在將多位存儲在鎖存器中之後，同時將多位編程到一頁的 MLC中的傳統方法，隨著要寫入單個MLC中的數據的位數增加，頁緩衝器 中的鎖存器的數量增加。此外，由於位線電壓的變化，非易失性存儲器件50 的配置變得更複雜。
圖3示出了對MLC進行編程的另一個傳統方法。具體地說，圖3示出 了在美國專利No. 6,657,891中公開的對MLC進行編程的方法。第三頁被寫 入具有與第一頁和第二頁對應的先前狀態psi到PS4的MLC。
如圖3所示，每個MLC具有對應於兩位的先前狀態PS1、 PS2、 PS3和 PS4之一，並且，每個MLC一皮編程為狀態Sl、 S2、 S3、 S4、 S5、 S6、 S7和 S8之一。例如，按照第三位，具有先前狀態PS1的MLC 一皮編程為狀態Sl 和S2之一，這樣的編程稱為陰影編程(shadow programming),其中，根據與 MLC的位數N對應的先前狀態，將第(N+1 )位編程到MLC中。
參照圖3，按照第三頁的每個位"O"或"l",具有先前狀態PS1和PS2之 一的MLC被初始編程為狀態Sl、 S2、 S3和S4之一。
在對狀態Sl、 S2、 S3和S4進行編程的過程中，分別利用驗證電壓V4、 V3、 V2和V1，從具有較低閾值電壓分布的狀態S4，到具有最高閾值電壓分 布的狀態S1，順序進行驗證操作。如果存在至少一個沒有被編程到希望的狀態的MLC,則反覆進行重新編程和驗證操作，直到狀態Sl、 S2、 S3和S4都被驗證為止。
在完成驗證狀態S1、 S2、 S3和S4之後，按照第三頁的每個位"O"或"l", 將具有先前狀態PS3和PS4之一的MLC編程到狀態S5、 S6和S7之一。對應於兩位(例如"ir，)的先前狀態PS4基本上與對應於三位(例如"iir，)的狀態S8相同。狀態S8為第三頁被寫入MLC之後仍然保持被擦除的狀態。
在對狀態S5、 S6和S7進行編程的過程中，分別用驗證電壓V7、 V6和 V5，從具有較低閾值電壓分布的狀態S7,到具有較高閾值電壓分布的狀態 S5,順序進行驗證操作。如果存在至少一個沒有被編程到希望的狀態的MLC， 則反覆進行重新編程和驗證l喿作，直到狀態S5 、 S6和S7都被—瞼證為止。
在每個編程操作之後，當對多個狀態進行驗證時，對於已經被編程的 MLC，會出現不必要的驗證操作。因此，全部編程時間會隨著被寫入MLC 的數據的位數的增加而增加。
圖4為示出了執行圖3的方法的傳統的非易失性存儲器件的框圖。
參照圖4,非易失性存儲器件60包括存儲單元陣列10a和頁緩沖器塊 20a。存儲單元陣列10a包括多個存儲單元MC。存儲單元以矩陣形式排列， 並且被耦合到字線WL。 一列的存儲單元形成了一個NAND串，並且，通過 串選擇電晶體SST和接地選擇電晶體GST， NAND串被耦合在位線BL與公 共源極線CSL之間。響應於施加到選擇電晶體SST和GST的柵極的信號，控 制在位線BL與公共源極線CSL之間的NAND串的電連接。
在編程操作中，根據行地址選擇單一字線，使得編程電壓被施加到選擇 的字線，通過電壓(passvoltage)被施加到未選擇的字線，並且，根據列地址選 擇與 一 頁對應的存儲單元。
頁緩衝器塊20a包括多個數據存儲電路30或頁緩沖器，並且，每個數據 存儲電路30被耦合到一對位線。與一頁對應的數據YA1到YAi的每個位被 裝入相應的數據存儲電路30。頁緩衝器塊20a還包括一個標誌數據存儲電路 30a,用於存儲存儲單元的先前狀態。
為了執行圖3的方法，頁緩衝器塊需要標誌數據存儲電路30a，並且， 存儲單元陣列10a還包括通過位線BLk和BLk+l耦合到標誌數據存儲電路 30a的附加存儲單元。此夕卜,如在美國專利No. 6,657,891所公開的，每個數 據存儲電路30具有用於順序驗證三個狀態或四個狀態的複雜配置。
因此，傳統的非易失性存儲器件需要複雜配置。另外，總的編程時間按 照要寫入每個MLC的數據的位數增加。

發明內容
本發明的一個方面提供了 一種對多層單元(MLC)進行編程的方法，使得 一頁被寫入具有與至少一個先前頁對應的先前狀態的MLC中，其中，MLC 被共同耦合到選擇的字線，並且被分別耦合到對應的位線。該方法包括裝 入對應於一頁的數據；並且，根據MLC的先前狀態和裝入的數據，從具有最 高閾值電壓的狀態到具有最低閾值電壓的狀態，順序對MLC的狀態進行編 程。
對MLC的狀態進行編程可以包括通過對選擇的字線施加讀電壓來讀 取一個先前狀態；根據與讀電壓對應的一個先前狀態對兩個狀態進行編程； 並且，減小讀電壓，並通過施加減小的讀電壓重複讀取所述一個先前狀態， 並且，根據這一個先前狀態對所述兩個狀態進行編程。根據所述一個先前狀 態對所述兩個狀態進行編程可以包括對與裝入數據的每個位的第一邏輯值 對應的第一狀態進行編程和驗證；並且，在驗證第一狀態之後，對與裝入數 據的每個位的第二邏輯值對應的第二狀態進行編程和驗證。第二狀態可以對 應於比第一狀態低的閾值電壓。此外，第一邏輯值可以對應於邏輯低，而第 二邏輯值可以對應於邏輯高。
對MLC的狀態進行編程可以包括，給選擇的字線施加驗證電壓，其中， -瞼證電壓順序減小。
對MLC的狀態進行編程可以包括，給選擇的字線施加遞增步長脈衝 (ISP)，其中，當重複驗證操作時，使ISP的電平增加。給選擇的字線施加ISP 可以包括，當要被編程到MLC中的閾值電壓相對低時，使ISP的初始電平減小。
該方法還可以包括將第一鎖存器和第二鎖存器連接到每條位線，其中， 裝入對應於一頁的數據包括將數據的每一位存儲在第一鎖存器中。對MLC的 狀態進行編程可以順序包括通過給選擇的字線施加讀電壓，從而讀取一個 先前狀態，將一個先前狀態存儲在第二鎖存器中；基於存儲在第一鎖存器的 第 一值和存儲在第二鎖存器中的第二值，根據與讀電壓對應的 一個先前狀態， 對兩個狀態進4亍編程；並且，減小讀電壓，並通過施加減小的讀電壓重複將
每個先前狀態存儲在第二鎖存器中，並且，對於每個減小的讀電壓，根據一 個先前狀態，對兩個狀態進行編程。
根據一個先前狀態對兩個狀態進行編程可以包括根據所述第二值對第一狀態進行編程和驗證；並且，在驗證第一狀態之後，根據所述第二值對第二狀態進行編程和驗證。第一和第二狀態可以分別對應於第一值的邏輯低和邏輯高。
對第一狀態進行編程和驗證可以包括施加對應於第一狀態的第一驗證 電壓，以一瞼證第一狀態；並且，對位線施加編程允許電壓，直到完成對第一 狀態的驗證為止，從而對第一狀態進行編程。編程允許電壓可以對應於第一 值的邏輯低。對第二狀態進行編程和驗證可以包括根據第二值，將第一值 的邏輯高轉換為邏輯低；通過施加對應於第二狀態的第二驗證電壓，驗證第二狀態；並且，對位線施加編程允許電壓，直到完成對第二狀態的驗-i正為止， 從而對第二狀態進行編程。編程允許電壓可以對應於第二值的邏輯低。
驗證第一和第二狀態可以包括當完成驗證第一和第二狀態時，分別將 第 一和第二鎖存器設置為邏輯高。
將一個先前狀態存儲在第二鎖存器中可以包括當先前狀態的閾值電壓 高於讀電壓時，將第二鎖存器設置為邏輯低；並且，當先前狀態的閾值電壓 低於讀電壓時，將第二鎖存器設置為邏輯高。根據一個先前狀態對兩個狀態 編程可以包括按照編程禁止電壓對位線預充電；當第二鎖存器為邏輯低時， 將位線電連接到第一鎖存器，從而給位線施加與第一鎖存器的邏輯低對應的 編程允許電壓；並且，當第二鎖存器為邏輯高時，使位線與第一鎖存器電氣 斷開，從而保持位線的編程禁止電壓。
該方法還包括，在最高讀電壓施加到選擇的字線之前，將第二鎖存器設 置為邏輯高，從而讀取與最高閾值電壓對應的先前狀態。此外，利用兩個耦 合到每條位線的鎖存器，可以將至少三頁寫入MLC。
本發明的另 一個方面提供了 一種非易失性存儲器件，其具有多層單元 (MLC),這些MLC被編程，使得一頁被寫入具有與至少一個先前頁對應的先 前狀態的MLC中。所述非易失性存儲器件包括存儲單元陣列、行選擇電路和 頁緩沖器塊。存儲單元陣列包括共同耦合到選擇的字線並且分別耦合到位線 的MLC。行選擇電路被配置為，將順序減小的讀電壓施加到選擇的字線，以 讀取MLC的先前狀態，並且，將順序減小的驗證電壓施加到選擇的字線，以便從具有最高閾值電壓的狀態到具有最低閾值電壓的狀態，順序對MLC的狀 態進行編程。頁緩沖器塊被配置為，裝入與一頁對應的數據，並且被配置為， 根據每個先前狀態和裝入數據的每一位，控制位線電壓。
行選擇電路還可以被配置為，在施加第一讀電壓之後並在施加第二讀電 壓之前，通過順序施加第一驗證電壓和第二驗證電壓，進行驗證操作，從而 根據與第一讀電壓對應的先前狀態，驗證被編程的第一狀態和第二狀態，其中，第二驗證電壓低於第一驗證電壓，第二讀電壓低於第一讀電壓。行選擇電路還可以被配置為，施加作為字線編程電壓的ISP，當重複驗證操作時，ISP 的電平增加。行選擇電路還可以被配置為，當要被編程到MLC中的閾值電壓 相對低時，使ISP的初始電平減小。
頁緩衝器塊可以包括多個頁緩沖器，每個頁緩衝器包括第一鎖存器、 第二鎖存器和控制電路。第一鎖存器在第一節點存儲裝入數據的每一位，並 且，第二鎖存器在第二節點存儲每個先前狀態。控制電路根據第一和第二節 點的邏輯值，控制位線電壓。與第一節點的邏輯低對應的電壓基本上等於通 過感測節點施加到位線的編程允許電壓，並且，與第一節點的邏輯高對應的 電壓基本上等於對位線預充電的編程禁止電壓。
控制電路可以包括第一控制單元，被配置為，將位線電連接到第一節點， 因此，當第二節點為邏輯低時，給位線施加編程允許電壓。在完成了對與第 一節點的邏輯低對應的第 一狀態的驗證之後，並且在對與第 一節點的邏輯高 對應的第二狀態的編程之前，第一控制單元可以根據第二節點的邏輯值，將 第 一節點的邏輯高轉換為邏輯低。
第一控制單元可以包括第一開關、第二開關和第一電晶體。第一開關可 以耦合在感測節點與第 一節點之間。第二開關可以耦合在感測節點與第二節 點之間。第 一 電晶體可以串聯耦合到在感測節點與第 一節點之間的第 一開關。 第 一 電晶體的柵電極可以耦合到第二鎖存器的反節點。
控制電路可以包括第二控制單元，其被配置為，當對應的MLC的閾值 電壓高於讀電壓時，將第二節點設置為邏輯低。第二控制單元可以包括第 三開關，耦合在第二節點與接地電極之間；以及，第二電晶體，串聯耦合到 在第二節點與接地電極之間的第三開關。第二電晶體的柵電極耦合到感測節點。第二控制單元還可以包括第四開關，耦合在第二鎖存器的反節點之間， 用以將第二節點初始設置為邏輯高。
控制電路可以包括第三控制單元，其^^皮配置為，當對應的MLC的閾值
電壓高於驗證電壓時，將第一節點設置為邏輯高。第三控制單元可以包括 第五開關，耦合在第一鎖存器的反節點與接地電極之間；以及，第三電晶體， 串聯耦合到在第一鎖存器的反節點與接地電極之間的第五開關。第三電晶體 的柵電極耦合到感測節點。
本發明的另一個方面提供了一種頁緩沖器塊，用於控制位線電壓，以便 對MLC編程，使得一 頁被寫入具有與至少一個先前頁對應的先前狀態的MLC 中，頁緩衝器塊具有分別耦合到位線的多個頁緩沖器。每個頁緩沖器包括第 一鎖存器、第二鎖存器和控制電路。第一鎖存器在第一節點存儲對應於一頁 的裝入數據的每一位。第二鎖存器在第二節點存儲每個先前狀態。控制電路 根據第一和第二節點的邏輯值，控制位線電壓。
與第 一 節點的邏輯低對應的低電壓可以基本上等於通過感測節點施加到
位線的編程允許電壓。與第一節點的邏輯高對應的高電壓可以基本上等於對 位線預充電的編程禁止電壓。
控制電路可以包括第一控制單元，其被配置為，將位線電連接到第一節 點,因此，當第二節點為邏輯低時，給位線施加編程允許電壓。第一控制單 元可以根據第二節點的邏輯值，將第 一 節點的邏輯高轉換為邏輯低。
第一控制單元可以包括第一開關、第二開關和第一電晶體。第一開關可 以耦合在感測節點與第 一節點之間。第二開關可以耦合在感測節點與第二節 點之間。第一電晶體可以串聯耦合到在感測節點與第一節點之間的第一開關， 第 一電晶體的柵電極耦合到第二鎖存器的反節點。第二鎖存器的當前吸收 (sinking)容量可以大於第 一鎖存器的當前提供(sourcing)容量。
控制電路可以包括第二控制單元，被配置為，當對應的MLC的閾值電 壓高於施加到對應的MLC的柵電極的讀電壓時，將第二節點設置為邏輯低。 第二控制單元可以包括第三開關，耦合在第二節點與接地電極之間；以及， 第二電晶體，串聯耦合到在第二節點與接地電極之間的第三開關，第二晶體 管的柵電極辨合到感測節點。第二控制單元還可以包括第四開關，耦合在第 二鎖存器的反節點之間，用以將第二節點初始設置為邏輯高。
控制電路還可以包括第三控制單元，其被配置為，當對應的MLC的閾 值電壓高於施加到對應的MLC的柵電極的驗證電壓時，將第一節點設置為邏 輯高。第三控制單元可以包括第五開關，耦合在第一鎖存器與接地電極之間；以及，第三電晶體，串聯耦合到在第一鎖存器的反節點與接地電極之間 的第五開關，第三電晶體的柵電極耦合到感測節點。
按照不同實施例，由於從最高閾值電壓到最低閾值電壓順序對MLC進 行編程，因此，防止了不必要的驗證。因此，能夠減少取決於寫入每個MLC 的位的總編程時間。此外，可以利用兩個鎖存器，將三位或更多位寫入每個 MLC,因此，通過實現具有小尺寸的頁緩衝器，可以減小存儲器件的集成率 (integration rate)。


以下參照附圖，描述本發明的實施例。
圖1示出了對多層單元(MLC)進行編程的傳統方法。
圖2為示出了用於執行圖1的方法的傳統的非易失性存儲器件的框圖。
圖3示出了對MLC進行編程的另一種傳統方法。
圖4為示出了用於執行圖3的方法的傳統的非易失性存儲器件的框圖。
圖5和6示出了按照本發明的示範實施例的，對MLC進行編程的方法。
圖7為示出了按照本發明的示範實施例的，對MLC進行編程的方法的 流程圖。
圖8為示出了按照本發明的示範實施例的，圖7的驗證和編程處理的流 程圖。
圖9為示出了按照本發明的示範實施例的非易失性存儲器件的框圖。
圖10為示出了按照本發明的示範實施例的，圖9的非易失性存儲器件中的存儲單元陣列和頁緩衝器塊的框圖。
圖11示出了按照本發明的示範實施例的，在圖9的非易失性存儲器件的編程操作中的讀電壓和驗證電壓的圖。
圖12為示出了4要照本發明的示範實施例的頁緩衝器的框圖。
圖13為示出了按照本發明的示範實施例的，圖12的頁緩沖器的配置的電路圖。
圖14為示出了按照本發明的示範實施例的，圖13的頁緩衝器中的數據 裝入操作和初始設定操作的電路圖。
圖15為示出了按照本發明的示範實施例的，圖13的頁緩衝器中的先前 狀態讀取操作的電路圖。
圖16為示出了按照本發明的示範實施例的，圖13的頁緩沖器中的驗證操作的電路圖。
圖17為示出了按照本發明的示範實施例的，圖13的頁緩衝器中的位線電壓施加操作的電路圖。
圖18為示出了按照本發明的示範實施例的，圖13的頁緩衝器中的鎖存器狀態轉換操作的電路圖。
圖19和20示出了按照本發明的示範實施例的，用兩個鎖存器對MLC進行編程的方法。
具體實施例方式
以下將參照示出了本發明的示範實施例的附圖，更詳細地描述本發明。
但是，本發明可以以各種不同形式體現，並且，不應該將本發明理解為僅局 限於示出的實施例。相反，將這些實施例作為例子提供，以便向本領域的技 術人員轉達本發明的概念。因此，對於本發明的某些實施例，沒有對已知的處理、要素和技術進行描述。在整個附圖以及書面描述中，用相同的附圖標記表示相同或相似的要素。
應該理解，儘管可以用術語第一、第二等描述各種要素，但是，這些要素不受這些術語限制。這些術語僅用於區分一個要素與另一個要素。例如， 在不脫離本發明的範圍的情況下，可以將第一要素稱為第二要素，相似地， 也可以將第二要素稱為第一要素。如這裡使用的，術語"和/或"包括列出的一個或多個相關項目的任意組合和所有組合。
應該理解，當一個要素被稱為"連接到"或"耦合到"另一個要素時，該要 素可以被直接連接或耦合到另一個要素，或者，可以出現中間要素。相反， 當 一個要素被稱為"直接連接到"或"直接耦合到"另 一個要素時，則不出現中間要素。應該以同樣方式理解用於描述要素之間關係的其他詞(例如，"之間" 與"直接之間(directly between)","相鄰"與"直接相鄰"等)。
這裡使用的術語是出於描述具體實施例的目的，而不是要對本發明進行 限制。如這裡使用的，單數形式"一"、"一個"和"所述"是要也包括複數形式， 除非上下文另外清楚說明。還應該理解，術語"包括"規定了出現所說明的特徵、整數、步驟、操作、要素和/或部件，但不排除出現或添加一個或多個其 他特徵、整數、步驟、操作、要素、部件和/或它們的組合。
除非另外定義,
明所屬領域的一般技術人員的普遍理解相同的含義。還應該理解，術語，如 在普遍使用的字典中定義的那些術語，應該被理解為具有與這些術語在相關 技術的上下文中的含義一致的含義，而不應該:帔理想化或過度形式化地理解， 除非這裡明確地這樣進行定義。
1圖5和6示出了按照本發明的說明性實施例的，對多層單元(MLC)編程 的方法。更具體地說，圖5和6示出了對耦合到共同選#^的字線和各自的位 線的MLC進ff編程的方法。MLC具有與至少一個先前頁對應的先前狀態， 並且，另一頁的數據被寫入具有先前狀態的mlc。
參照圖5，已經被寫入兩頁的mlc中的每一個具有代表各個閾值電壓分 布的四個先前狀態PS1到PS4之一。在下文中，閾值電壓分布可以簡單地用 閾值電壓代表。較小的索引標記代表較高的閾值電壓分布，因此，先前狀態 PS1表示具有最高閾值電壓分布的MLC的狀態。先前狀態PS4表示保留^婦察 -除的MLC的狀態，並因此具有最低閾值電壓分布。先前狀態PS1、 PS2、 PS3 和PS4分別對應於"00"、 "10"、 "0r和"ll",它們是寫入mlc中的2位數據。
如圖5所示，從最高閾值電壓的狀態Sl到最低閾值電壓的狀態S7，將 具有按照第一頁和第二頁的先前狀態psi到PS4的MLC，順序編程到狀態Sl到S7。
開始，對於具有最高閾值電壓的先前狀態PS1的MLC,對兩個狀態Sl 和S2進行編程。更具體地說，對應於第三頁的位值"O"的狀態Sl被編程並且 被驗證，然後，對應於第三頁的位值"l，，的狀態S2被編程並且被驗證。
在完成-驗證狀態S1和S2之後，以同樣方式，對於具有先前狀態PS之的 MLC，對接下來的兩個狀態S3和S4進行編程。
這樣，以兩個狀態為組，從先前狀態PS1到PS4,對七個狀態Sl到S7 進行編程。狀態S8保留被擦除狀態(即，根本沒有被編程)，並且實質上與先 前狀態PS4相同。
狀態S1到S8分別代表與3位數據"000"、 "100"、 "010"、 "110"、 "001"、"ior，、 "oir，和"iir，對應的mlc的八個閾值電壓分布。
參照圖6，已經-波寫入三頁的MLC中的每一個具有代表各個閾值電壓分 布的八個先前狀態的PS1到PS8之一。在如圖5所示第三頁被編程之後，在 如圖6所示對第四頁編程之前，八個狀態Sl到S8實質上與八個先前狀態PS1到PS8相同。較小的索引標記代表較高的閾值電壓分布，因此，先前狀態PS1
表示具有最高閾值電壓分布的MLC的狀態。先前狀態PS8表示保留4皮擦除 的MLC的狀態，並因此具有最低閾值電壓分布。先前狀態PS1、 PS2、 PS3、 PS4、 PS5、 PS6、 PS7和PS8分別對應於"000"、 "100"、 "010"、 "110"、 "001"、
"ior、 "oir，和"iir，，它們是已經寫入MLC的3位數據。
如圖6所示，從具有最高閾值電壓的狀態Sl到具有最低閾值電壓的狀態 S15，將具有按照第一頁、第二頁和第三頁的先前狀態PS1到PS8的MLC， 順序編程到狀態Sl到S15。
如參照圖5描述的，對於具有最高閾值電壓的先前狀態PS1的MLC，對 兩個狀態Sl和S2進行編程。在完成狀態Sl和S2的驗證之後，對於具有先 前狀態PS2的MLC，對接下來的兩個狀態S3和S4進行編程。
這樣，從先前狀態PS1到PS8，對十五個狀態Sl到S15依每次兩個狀 態的方式進行編程。狀態S16保留被擦除狀態(即，根本沒有被編程)，並且， 實質上與先前狀態PS8相同。
狀態Sl到S16分別代表與4位數據"0000"、 "1000"、 "0100"、 "1100"、
"ooio"、 "ioio"、 "oiio"、 "iiio"、 "ooor，、 "iooi"、 "oior，、 "iior、 "ooii"、 "ioir，、 "oiir和"iiir，對應的mlc的十六個閾值電壓分布。
儘管參照圖5和圖6,描述了將3位數據和4位數據逐頁編程到每個MLC 中，但是，本領域技術人員應該理解，按照本發明的說明性實施例，利用對 MLC編程的方法，可以對任意N位數據進行編程。
圖7為示出了按照本發明的說明性實施例的，對MLC進行編程的方法 的流程圖。更具體地說，圖7示出了對共同耦合到選擇的字線並且分別耦合 到位線的MLC進行編程的方法，使得一頁被寫入具有與至少一個先前頁對應 的先前狀態的MLC中。
裝入對應於一頁(第N頁)的數據(步驟SPllO)，並且，根據MLC的先前
狀態以及對應於一頁的已經裝入的數據的每一位("o"或"r，)，從具有最高閾值
電壓的狀態到具有最低閾值電壓的狀態，順序對MLC進行編程。
為了從具有最高閾值電壓的狀態到具有最低闞值電壓的狀態對mlc進
行編程，通過對選擇的字線施加讀電壓，讀取先前狀態PS(K)(步驟SP120)。 根據與讀電壓對應的一個先前狀態，對兩個狀態S(2M)和S(2k)進行編程(步 驟SP130)。
通過減小讀電壓，對於每個減小的讀電壓，重複進4於讀耳又先前狀態PS(K)，並且根據一個先前狀態PS(K)對兩個狀態S(2、l)和S(2"進行編程(步 驟SP140和SP145)。更具體地說，當確定K不等於N-1時，使K遞增一(步 驟SP145),並且重複步驟SP120到SP140。
圖8為示出了按照本發明的說明性實施例的，圖7中的驗證和編程處理 的流程圖。更具體地說，以下參照圖8，詳細描述根據圖7的一個先前狀態 PS(K)，對兩個狀態S(2、l)和S(2k)進行編程的操作(步驟SP 130)。
參照圖8，對與裝入數據的每一位的第一邏輯值(例如，邏輯低"0")對應 的第一狀態S(2k-1)進行編程和驗證，直到完成對第一狀態S(2、l)的驗證為止 (步驟SP131)。然後，在完成對第一狀態S(2、l)的驗證之後，對與裝入數據的 每一位的第二邏輯值(例如，邏輯高"l")對應的第二狀態S(2k)進行編程和驗 證。與第二狀態S(2"對應的MLC具有比與第一狀態S(2、l)對應的MLC低 的閾4直電壓。
例如，第一邏輯值可以對應於邏輯低"O"，而第二邏輯值可以對應於邏輯 高"1"。在將第三頁寫入具有代表前兩頁的先前狀態的MLC中的情況下，按 照MLC的先前狀態以及每位裝入數據，將"000"、 "100"、 "010"、 "110"、 "001"、"101"、 "oir和"iir，順序編程到MLC中，其中，"ooo，，表示具有最高閾值電 壓的狀態，而"iir，表示具有最低閾值電壓的狀態，它是沒有被編程並且保持 被擦除的狀態。
在下文中，對按照本發明的示例實施例的，用於4丸行對MLC編程的方法的非易失性存儲器件進行描述。
圖9為示出了按照本發明的說明性實施例的非易失性存儲器件的框圖， 並且，圖10為示出了圖9的非易失性存儲器件中的存儲單元陣列和頁緩衝器 塊的框圖。
參照圖9,非易失性存儲器件100包括存儲單元陣列110、頁緩沖器塊 120和行選擇電^各140。例如，參照圖10,存儲單元陣列110a可以包括沿列 方向延伸的多個NAND串。每個NAND串包括串聯耦合在串選擇電晶體SST 與接地選擇電晶體GST之間的多個存儲單元M1， M2， ...， Mm。屬於不同 NAND串的存儲單元共同耦合到字線WL1， WL2, WLm中的一條。
通過串選擇線SSL、接地選擇線GSL和字線WL1， WL2， ...WLm,行 選擇電路140被連接到存儲單元陣列110。在編程操作期間，行選擇電路140
響應於行地址信號,給選擇的字線施加編程電壓，並且給未選擇的字線施加 通過電壓。
頁緩衝器塊120通過位線BL1， BL2， ...， BLn，連接到存儲單元陣列 110。參照圖10，頁緩沖器陣列塊120a包括多個頁緩沖器130,每個頁緩衝 器130可以被耦合到一對位線，即偶數位線BLe和奇數位線BLo。對應於單 頁的位線對於由列選4奪電路(未示出)產生的列地址信號進4亍響應。通過響應於 選擇信號BSL1和BSL2進行工作的電晶體Sl和S2,可以交替選擇耦合到偶 數位線BLe或奇數位線BLo的一頁的存儲單元。非易失性存儲器件100的控 制器(未示出)對用於編程的電壓以及存儲單元陣列110、行選擇電路140和頁 緩衝器塊120的操作時序進行控制。
非易失性存儲器件對存儲單元(即MLC)進行編程，使得一頁被寫入已經 處在與至少一個先前頁對應的先前狀態的MLC中。
行選擇電路140將順序減小的讀電壓施加到選擇的字線上，以讀取MLC 的先前狀態，並且，將順序減小的驗證電壓施加到選擇的字線上，以便從最 高閾值電壓的狀態到最低閾值電壓的狀態，順序對MLC的狀態進行編程。頁 緩衝器塊120裝入與一頁對應的數據，並且根據每個先前狀態以及裝入的數 據的每一位，對位線電壓進行控制。以下對頁緩沖器塊120的操作和配置進 4亍更i羊細的4苗述。
圖11示出了在圖9的非易失性存儲器件的編程操作中的讀電壓和驗證電壓。
作為一個例子，圖11示出了與驗證電壓VI到V7有關的讀電壓VRD1 到VRD3,用於按照第一和第二頁，將第三頁編程到已經處在先前狀態的MLC 中。
將順序減小的讀電壓VRD1 、 VRD2和VRD3施加於選擇的字線，用於 讀取與已經寫入MLC中的兩頁對應的先前狀態PS1、 PS2和PS3。將順序減 小的驗證電壓VI到V7施加於選擇的字線，用於驗證與三頁對應的狀態Sl 到S7。
更具體地說，在第一讀電壓VRD1之後和在第二讀電壓VRD2之前，將 第一驗證電壓VI和第二驗證電壓V2施加於選擇的字線。根據先前狀態中的 每一個，對第一狀態和第二狀態進行編程。第一驗ii電壓VI用於驗證根據 先前狀態PS1對第一狀態Sl的編程，第二驗證電壓V2用於驗證根據先前狀態PS1對第二狀態S2進行的編程。這樣，第三—瞼證電壓V3和第四-瞼證電壓
V4分別用於驗證根據先前狀態PS2對另 一個第一狀態S3和另 一個第二狀態 S4進行的編程。
儘管給選擇的字線重複施加字線編程電壓和驗證電壓直到完成驗證每個 狀態為止，但是，圖11中沒有示出字線編程電壓。與傳統方法中一樣，可以 將遞增步長脈沖(ISP)用於字線編程電壓。無論何時當由於字線電壓的電平不 足以將MLC編程到期望的閾值電壓而導致重複驗證時，都使ISP的電平增加。 由於非易失性存儲器件從最高闊值電壓到最低閾值電壓順序對各狀態進行編 程，因此當被編程到MLC中的閾值電壓相對低時，可以使ISP的初始電平降 低。因此，可以防止已經編程的MLC被用於編程其他MLC的字線編程電壓 再次編程(over programmed)。
圖11中不包括驗證電壓V6與V7之間的讀電壓VRD4。與讀電壓VRD4 對應的先前狀態為沒有被編程的擦除狀態，它具有負閾值電壓。僅有一個狀 態是由驗證電壓V7根據保留擦除的先前狀態編程的，因此不需要示出讀電 壓VRD4和'驗i正電壓V8。
圖12為示出了按照本發明的說明性實施例的頁緩沖器的框圖。更具體地 說，圖10的頁緩沖器塊120a中的每個頁緩衝器130都可以具有相同的配置， 因此，圖12中示出了耦合到一條位線BL的一個頁緩衝器130。
參照圖12,頁緩沖器130包括第一鎖存器131、第二鎖存器132和控制 電路各133。
Latch-A或第 一鎖存器131在第 一 節點NA存儲裝入數據的每一位，第一 節點NA為第一鎖存器131的存儲節點(例如，如圖13中示出的)。Latch-B或 第二鎖存器132在第二節點NB存儲對應的MLC的先前狀態，第二節點NB 為第二鎖存器132的存儲節點(例如，如圖13中示出的)。第一鎖存器131還 包括反節點NAl,具有與第一節點NA相反的邏輯值。同樣，第二鎖存器132 還包括反節點NB1，具有與第二節點NB相反的邏輯值。第一和第二鎖存器 131和132中的每一個都可以包括兩個交叉耦合的反相器，並且可以用時鐘 同步反相器鎖存器(docked inverter latch)實現，時鐘同步反相器鎖存器響應於 時鐘而淨皮置位和復位。
控制電路133被配置為，根據第一和第二節點NA和NB的邏輯值控制 位線電壓。以下將參照圖13到圖18，對控制電路133的示例性配置和操作進行描述。
頁緩沖器130通過感測節點SN耦合到位線BL。電晶體BCT可以耦合 在位線BL與頁緩沖器130之間。電晶體BCT響應於位線鉗位信號(bitline clamp signal)BLCMP工作，從而控制位線BL與頁緩衝器130之間的連接時 序。電晶體PRT可以被耦合到感測節點SN,使得電晶體PRT響應於預充電 信號PRE而工作，從而用預充電電壓VP控制對位線BL預充電的時序。
圖13為示出了按照本發明的說明性實施例的圖12的頁緩沖器的配置的電路圖。
參照圖13,第一鎖存器131和第二鎖存器132可以包括兩個交叉耦合的鎖存器。如圖13所示，圖12中的控制電路133可以分為第一控制單元133a、 第二控制單元133b和第三控制單元133c。
第一控制單元133a執行位線電壓施加操作。當第二節點NB具有邏輯低時，第一控制單元133a將位線BL電連接到第一節點NA,使得編程允許電 壓被施加到位線BL。
編程允許電壓代表具有使耦合到位線的MLC能夠被編程的電平的位線 電壓。例如，編程允許電壓可以是與第一節點NA的邏輯低對應的地電壓(OV)。 相反，編程禁止電壓代表具有通過升壓效應(boosting effect)防止耦合到位線的 MLC被編程的電平的位線電壓。例如，編程禁止電壓可以是與第一節點NA 的邏輯高對應的電源電壓VCC 。
如以上討論的，根據一個先前狀態，對兩個狀態例如第一狀態和第二狀 態進行編程。第一控制單元133a還進行鎖存器狀態轉換操作。更具體地說， 在完成對與第一節點NA的邏輯低對應的第一狀態的驗證之後，並且在對與 第一節點NA的邏輯高對應的第二狀態編程之前，才艮據第二節點NB的邏輯 值，第一控制單元133a將第一節點NA的邏輯高轉換為邏輯低。
為了進行位線電壓施加操作和鎖存器狀態轉換操作，第一控制單元133a 可以包括第一開關ST1、第二開關ST2和第一電晶體NT1。第一開關ST1耦 合在感測節點SN與第一節點NA之間。第二開關ST2耦合在感測節點SN與 第二節點NB之間。第一電晶體NT1串聯耦合到在感測節點SN與第一節點 NA之間的第一開關ST1,並且，第一電晶體NT1的柵極耦合到第二鎖存器 132的反節，表(inversion node)NB 1 。
第二控制單元133b進行先前狀態讀取操作。當對應的MLC的閾值電壓 高於施加到選擇的字線上的讀電壓時，第二控制單元133b將第二節點NB設置為邏輯低。
為了進行先前狀態讀取:操作，第二控制單元133b可以包括第三開關ST3 和第二電晶體NT2。第三開關ST3耦合在第二節點NB與接地電極之間。第 二電晶體NT2串聯耦合到在第二節點NB與接地電4及之間的第三開關ST3， 並且，第二電晶體NT2的柵極電極耦合到感測節點SN。第二控制單元133b 還可以包括耦合在第二鎖存器132的反節點NB1與接地電極之間的第四開關 ST4，用以將第二節點NB初始設置為邏輯高。
第三控制單元133c進行驗證搡作。當對應的MLC的閾值電壓高於施加 到選擇的字線上的驗證電壓時，第三控制單元133c將第一節點NA設置為邏 輯高。
為了進行驗證操作，第三控制單元133c可以包括第五開關ST5和第三 電晶體NT3。第五開關ST5耦合在第一鎖存器131的反節點NA1與接地電極 之間。第三電晶體NT3串聯耦合到在第一鎖存器的反節點NA1與接地電極 之間的第五開關ST5，並且，第三電晶體NT3的柵極電極耦合到感測節點SN。
第三控制單元133c還可以包括開關DTl和DT2，以進行數據裝入操作。 開關DT1與DT2響應於輸入/輸出控制信號DIO而工作，從而在第一節點NA 存儲通過數據輸入/輸出線DL和DL/提供的數據的每一位。如圖13所示，該 數據可以按照差動信號的形式提供，或者，可以按照單端信號(single-ended signal)的形式提供。
開關ST1到ST5可以分別由時序控制信號CRT1到CRT5操作，時序控 制信號CRT1到CRT5是從另一個電路例如非易失性存儲器件的控制器提供 的。電晶體NT1、 NT2和NT3以及開關ST1到ST5可以用金屬氧化物半導 體(MOS)電晶體實現，更具體地說，可以用N型MOS電晶體實現。
在下文中，將參照圖14到圖18,對圖13中的頁緩沖器130a的操作進 行描述。
圖14為示出了按照本發明的說明性實施例的圖13的頁緩沖器中的數據 裝入操作和初始設置操作的電路圖。
在數據裝入操作中，啟用輸入/輸出控制信號DIO,從而使電晶體DT1 與DT2導通。通過第 一路徑PTH1存儲數據輸入/輸出線DL與DL/上的數據 的每一位。當位對應於"0"時，可以在第一節點NA存儲邏輯低，並且，當位對應於"l"時，可以在第一節點NA存儲邏輯高。第一節點NA的反邏輯值存 儲在第一鎖存器131的反節點NA1。
在初始設置操作中，啟用時序控制信號CRT4,從而使第四開關ST4導 通。通過第二路徑PTH2，第二鎖存器的反節點NB1被設置為邏輯低，並且 因此第二節點NB糹皮設置為邏輯高。這樣，在進行順序編程之前，可以將對 應於一頁的所有MLC的第二節點NB初始設置為邏輯高。
圖15為示出了按照本發明的說明性實施例的圖13的頁緩衝器中的先前 狀態讀取操作的電路圖。
在先前狀態讀取操作中，給選擇的字線施加讀電壓。由於如果MLC的 閾值電壓高於讀電壓則MLC關斷，因此位線BL的電壓保持預充電電壓(例 如，邏輯高)。相反，由於如果MLC的閾值電壓低於讀電壓則MLC導通，因 此位線BL的電壓變為基本上等於圖10的公共源極線CSL的電壓(例如，邏 輯低)。
分別啟用位線鉗位信號BLCMP和時序控制信號CRT3,從而使電晶體 BCT和第三開關ST3導通。因此，通過第三路徑PTH3將位線BL的電壓施 加到第二電晶體NT2的柵極上。
當位線BL的電壓為邏輯高時，第二電晶體NT2通過第四路徑PTH4導 通，並且第二節點NB被置為邏輯低。當位線BL的電壓為邏輯低時，第二晶 體管NT2關斷，由於第四路徑PTH4斷開，因此第二節點NB保持其邏輯值。
因此，當MLC的閾值電壓高於讀電壓時，第二節點NB被設置為邏輯低， 而當MLC的闞值電壓低於讀電壓時，第二節點NB保持其邏輯值。
圖16為示出了按照本發明的說明性實施例的圖13的頁緩沖器中的驗證 操作的電路圖。
在驗證操作中，給選4奪的字線施加驗證電壓。由於如果MLC的閾值電 壓高於驗"^正電壓則MLC關斷，因此位線BL的電壓保持預充電電壓(例如， 邏輯高)。相反，由於如果MLC的閾值電壓低於驗證電壓則MLC導通，因此 位線BL的電壓變為基本上等於圖10的公共源極線CSL的電壓(例如，邏輯 低)。
分別啟用位線鉗位信號BLCMP和時序控制信號CRT5，從而使電晶體 BCT與第五開關ST5導通。因此，通過第五路徑PTH5將位線BL的電壓施 加於第三電晶體NT3的柵極。
當位線BL的電壓為邏輯高時，第三電晶體NT3通過第六路徑PTH6導 通，並且，反節點NA1被置為邏輯低。當位線BL的電壓為邏輯低時，由於 第六路徑PTH6斷開，因此第三電晶體NT3關斷，並且反節點NA1保持其邏 輯值。換句話說，當位線BL的電壓為邏輯高時，第一鎖存器131被置於邏 輯高，而當位線BL的電壓為邏輯低時，第一鎖存器131被置於邏輯低。
因此，當MLC的閾值電壓高於驗證電壓時，第一節點NA被置於邏輯 高，當MLC的閾值電壓低於驗證電壓時，第一節點NA保持其邏輯值。
圖17為示出了按照本發明的說明性實施例的圖13的頁緩沖器中的位線 電壓施加操作的電路圖。
在位線電壓施加操作中，分別啟用位線鉗位信號BLCMP和時序控制信 號CRT1，從而使電晶體BCT與第一開關ST1導通。通過第七路徑PTH7將 第二鎖存器132的反節點NB1的電壓施加到第一電晶體NT1的柵極上。
當第二鎖存器的反節點NB1為邏輯高時，即，當第二節點NB為邏輯低 時，第一電晶體NT1導通，因此將第一節點NA的電壓施加於位線BL。如 果第一節點NA為邏輯低，則給位線BL施加編程允許電壓(例如，接地電壓， 0V),並且，耦合到位線BL的對應MLC被編程。相反，如果第一節點NA 為邏輯高，則給位線BL施加編程禁止電壓(例如，電源電壓VCC),並且， 防止耦合到位線BL的對應MLC被編程。
當第二鎖存器的反節點NB1為邏輯低時，即當第二節點NB為邏輯高時， 第一電晶體NT1關斷，因此位線BL保持預先充電的編程禁止電壓。因此， 防止耦合到位線BL的對應MLC被編程。
如果第一和第二節點NA和NB均為邏輯低，則對耦合到位線BL的對 應MLC進行編程。如果第一和第二節點NA和KB中至少有一個為邏輯高， 則防止耦合到位線BL的對應MLC被編程。
圖18為示出了按照本發明的說明性實施例的圖13的頁緩衝器中的鎖存 器狀態轉換操作的電路圖。
如以上參照圖8描述的，在先前狀態讀取操作中，根據一個先前狀態PS(K) 對兩個狀態S(2k、l)和S(2k)進行編程。對與裝入數據的每一位的第一邏輯值(例 如，邏輯低"0")對應的第一狀態S(2k、l)進行編程，然後，對與裝入數據的每 一位的第二邏輯值(例如，邏輯高"l")對應的第二狀態S(2k)進行編程。鎖存器 狀態轉換操作代表在完成對第一狀態S(2k、l)的編程之後，將第二節點NB的
邏輯低傳送到第一節點NA，以便在對第一狀態S(2k-1)進行的編程期間，對
與第一節點NA的邏輯高對應的第二狀態S(2k)進行編程。
參照圖18，在鎖存器狀態轉換操作中，啟用時序控制信號CRT2,使第 二開關ST2導通。通過第七路徑PTH7將第二鎖存器132的反節點NB1的電 壓施加到第一電晶體NT1的柵才及。
當第二鎖存器132的反節點NB1為邏輯高時，即當第二節點NB為邏輯 低時，第一電晶體NT1導通。因此，通過第九路徑PTH9將第二節點NB的 邏輯低傳送到第一節點NA。
應該從第二節點NB到第一節點NA單方向進行邏輯值傳送。換言之， 第一節點NA的邏輯值不應當被傳送到第二節點NB。例如，對於單方向傳送， 第二鎖存器132的當前吸收容量可以大於第一鎖存器131的當前提供容量。 或者，可以在第一節點NA與地電極之間耦合電晶體，並且，將該電晶體的 柵極耦合到第二鎖存器132的反節點NB1。
當第二鎖存器132的反節點NB1為邏輯低時，即當第二節點NB為邏輯 高時，第一電晶體NT1關斷。因此，由於第九路徑PTH9斷開，因而第一節 點NA保持其邏輯值。
當第二節點NB為邏輯高時，進行鎖存器狀態轉換操作。因此，對於具 有比當前編程的先前狀態低的閾值電壓的先前狀態的MLC,第一節點NA保 持其邏輯值。
編程的方法。
對於與當前編程有關的先前狀態PSl,圖19中示出了在每次操作中第一 節點NA、第二節點NB以及位線BL的邏輯值H和L。在當前編程期間，先 前狀態PS2、 PS3和PS4保持未充電狀態。
參照圖19，在先前狀態PS1到PS4當中，才艮據具有最高閾值電壓的先前 狀態PS1順序對第一狀態Sl和第二狀態S2進行編程。第一狀態不^f又代表狀 態S1，而且代表與裝入數據的"O，，(或"L")對應的狀態。這樣，第二狀態S2代 表與裝入數據的"1 "(或"H")對應的狀態。
例如，按照圖14的數據裝入操作和初始設置操作，根據裝入數據的每一 位，將頁緩衝器的第一節點NA設置為L或H，並且將所有第二節點初始設 置為H(步驟SP210)。按照先前狀態讀取操作，當給選4奪的字線施加讀電壓VRD1時，與先前狀態PS1的MLC對應的第二節點NB被設置為L(步驟 SP220a)。例如，按照圖16的驗證操作以及圖17的位線電壓施加操作，重複 對第一狀態Sl進行編程和驗證，直到完成對第一狀態Sl的驗證為止(步驟 SP231a)。
如以上討論的，如果第一和第二節點NA和NB都為邏輯低L，則給位 線BL施加編程允許電壓。否則，給位線BL施加編程禁止電壓。在重複進行 編程和驗證的過程中，可以在完成對慢速單元(slowcell)的-驗證之前，完成對 快速單元(fast cell)的驗證。當對第一狀態Sl的編程結束時，在第二節點NB 具有L的頁緩衝器的第一節點NA被設置為H。
針對與一頁對應的所有頁緩沖器進行驗證操作。因此，針對與一頁對應 的所有頁緩衝器，通過確認是否第二節點NB為H或者是否第二節點NB為 L並且第一節點NA為H,可以完成對第一狀態Sl的-驗-江。
按照圖18的鎖存器狀態轉換操作，將在第二節點NB具有L的頁緩沖器 的第一節點NA設置為L(步驟SP232a)。即，第二節點NB的L被傳送到第 一節點NA。對應於已經編程的狀態S1的第一節點NA也被設置為L,但是， 通過後面對第二狀態S2的驗證操作，使第一節點NA恢復到H。按照圖16 的驗證操作和圖17的位線電壓施加操作，重複對第二狀態S2進行編程和驗 證，直到完成驗證第二狀態S2為止(步驟SP233a)。
對於已經編程的先前狀態PS1以及與當前編程有關的先前狀態PS2，圖 20中示出了在每次操作中第 一節點NA、第二節點NB以及位線BL的邏輯值 H和L，同時，在當前編程期間，先前狀態PS3和PS4保持未充電狀態。
參照圖20,根據具有緊接著先前狀態PS1的閾值電壓的先前狀態PS2， 順序對第一狀態S3和第二狀態S4進行編程。第一狀態S3與裝入數據的"0，，(或 "L")對應，並且，第二狀態S4與裝入數據的'T，(或"H")對應。
在圖20中，後面將被編程的先前狀態PS3和PS4的邏輯值與圖19中的 邏輯值相同。先前狀態PS1的已經編程的第一和第二狀態也包括在圖20中。
按照圖15的先前狀態讀取操作，當給選擇的字線施加讀電壓VRD2時， 與具有先前狀態PS1和PS2的MLC對應的第二節點NB被設置為L(步驟 SP220b)。但是，對應於先前狀態PS1的第一節點NA為H,因此，在對與先 前狀態PS2對應的第一狀態S3進行編程和驗證期間，防止對應於先前狀態 PS1的、已經^^編程到第一狀態Sl或第二狀態S2的MLC ^^皮編程(步驟SP231b)。
按照圖18的鎖存器狀態轉換操作，將在第二節點NB具有L的頁緩沖器 的第一節點NA設置為L(步驟SP232b)。對應於已經編程的狀態Sl、 S2和 S3的第一節點NA也被設置為L，但是，通過後面對第二狀態S4的驗證操作， 使第一節點NA恢復到H。因此，在對與先前狀態PS2對應的第二狀態S4進 行編程和驗證期間，防止與已編程狀態Sl 、 S2和S3對應的MLC被編程(步 驟SP233b)。
以與參照圖19和圖20描述的方式相同的方式，根據先前狀態PS3對另 外的第一和第二狀態S5和S6進行編程。根據對應於擦除狀態的先前狀態 PS4，對狀態S7進行編程。由於對應於三位"lll"的狀態S8和對應於兩位"ll" 的先前狀態PS4實質上與擦除狀態相同，因此不需要對狀態S8進行編程。
這樣，按照從最高閾值電壓到最低閾值電壓的順序，根據先前狀態PS1、 PS2、 PS3和PS4，分別對第一狀態S1、 S3、 S5和S7以及第二狀態S2、 S4 和S6進行編程。
雖然這裡描述了將第三頁編程到已經寫入了第 一頁和第二頁的MLC中， 但是，本領域技術人員應該理解，按照本發明的不同實施例，可以將任意數 量的頁寫入MLC。
如上所迷，按照說明性實施例，由於從最高閾值電壓到最低閾值電壓順 序對MLC進行編程，因此防止了不必要的驗證。因此，能夠減少取決於寫入 每個MLC的位的總編程時間。
此外，可以利用兩個鎖存器，將三位或更多位寫入每個MLC。因此，通 過實現具有小尺寸的頁緩衝器，可以減小存儲器件的集成率(integrationrate)。
儘管已經參照示範實施例對本發明進行了描述，但是，對於本領域的技 術人員顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以進行各 種改變和修改。因此，應該理解，上述實施例不是限制性的，而是說明性的。
權利要求
1.一種對多層單元(MLC)進行編程的方法，使得一頁被寫入具有與至少一個先前頁對應的先前狀態的MLC中，其中，所述MLC被共同耦合到選擇的字線，並且被分別耦合到對應的位線，所述方法包括如下步驟裝入對應於一頁的數據；並且根據所述MLC的先前狀態和裝入的數據，從具有最高閾值電壓的狀態到具有最低閾值電壓的狀態，順序對MLC的狀態進行編程。
2. 如權利要求l所述的方法，其中，對所述MLC的狀態進^f亍編程的步 驟包括通過對選擇的字線施加讀電壓來讀取一個先前狀態； 根據與所述讀電壓對應的一個先前狀態對兩個狀態進行編程；並且減小讀電壓，並且，通過施加減小的讀電壓重複讀取所述一個先前狀態， 並且，根據這一個先前狀態對所述兩個狀態進行編程。
3. 如權利要求2所述的方法，其中，根據一個先前狀態對兩個狀態進行 編程的步驟包括對與裝入數據的每一位的第 一邏輯值對應的第 一狀態進行編程和驗證；並且在驗證第一狀態之後，對與裝入數據的每一位的第二邏輯值對應的第二 狀態進行編程和驗證，所述第二狀態對應於比所述第一狀態低的閾值電壓。
4. 如權利要求3所述的方法，其中，所述第一邏輯值對應於邏輯低，而 所述第二邏輯值對應於邏輯高。
5. 如權利要求l所述的方法，還包括如下步驟 將第 一鎖存器和第二鎖存器連接到每條位線，其中，裝入對應於一頁的數據的步驟包括，將數據的每一位存儲在所述 第一鎖存器中。
6. 如權利要求5所述的方法，其中，順序對MLC的狀態進行編程的步 驟包括通過給選擇的字線施加讀電壓來讀取一個先前狀態，來將一個先前狀態 存儲在所述第二鎖存器中；基於存儲在所述第一鎖存器中的第一值和存儲在所述第二鎖存器中的第 二值，根據與所述讀電壓對應的一個先前狀態，對兩個狀態進行編程；並且 減小所述讀電壓，並通過施加減小的讀電壓重複將每個先前狀態存儲在 所述第二鎖存器中，並且，對於每個減小的讀電壓，根據所述一個先前狀態 來對所述兩個狀態進行編程。
7. 如權利要求6所述的方法，其中，根據所述一個先前狀態對所述兩個狀態進行編程的步驟包括根據所述第二值對第一狀態進行編程和驗證，所述第一狀態對應於所述 第一值的邏輯低；並且在驗證所述第 一狀態之後，根據所述第二值對第二狀態進行編程和驗證， 所述第二狀態對應於所述第一值的邏輯高。
8. 如權利要求7所述的方法，其中，對所述第一狀態進行編程和驗證的 步驟包括施加對應於所述第一狀態的第一驗證電壓，以驗ii所述第一狀態；並且 對所述位線施加編程允許電壓，直到完成驗證所述第一狀態為止，從而 對所述第一狀態進行編程，所述編程允許電壓對應於所述第一值的邏輯低。
9. 如權利要求8所述的方法，其中，對所述第二狀態進行編程和驗證的 步驟包括根據所述第二值，將所述第 一值的邏輯高轉換為邏輯低； 通過施加對應於所述第二狀態的第二驗證電壓，驗證所述第二狀態；並且對所述位線施加所述編程允許電壓，直到完成驗證所述第二狀態為止， 從而對所述第二狀態進行編程，所述編程允許電壓對應於所述第二值的邏輯低。
10. 如權利要求9所迷的方法，其中，驗證所述第一和第二狀態的步驟包括當完成驗證所述第一和第二狀態時，分別將所述第 一和第二鎖存器設置 為還輯高。
11. 如權利要求6所述的方法，其中，將所述一個先前狀態存儲在所述 第二鎖存器中的步驟包括當所述先前狀態的閾值電壓高於所述讀電壓時，將所述第二鎖存器設置 為邏輯低；並且當所述先前狀態的閾值電壓低於所述讀電壓時，將所述第二鎖存器設置 為遲輯高。
12. —種非易失性存儲器件，具有多層單元(MLC)，所述MLC被編程， 使得一頁被寫入具有與至少一個先前頁對應的先前狀態的MLC中，所述非易 失性存儲器件包括存儲單元陣列，包括共同耦合到選擇的字線並分別耦合到位線的MLC;行選擇電路，其被配置為，將順序減小的讀電壓施加到選擇的字線，從 而讀取MLC的先前狀態，並且，將順序減小的驗證電壓施加到選擇的字線， 以便從具有最高閾值電壓的狀態到具有最低閾值電壓的狀態，順序對MLC的 狀態進行編程；以及頁緩衝器塊，其被配置為，裝入與一頁對應的數據，並且被配置為，根 據每個先前狀態和裝入數據的每一位，控制位線電壓。
13. 如權利要求12所述的非易失性存儲器件，其中，所述行選擇電路還 被配置為，在施加第一讀電壓之後並且在施加第二讀電壓之前，通過順序施 加第一驗證電壓和第二驗證電壓，進行驗證操作，從而根據與所述第一讀電 壓對應的先前狀態，驗證被編程的第一狀態和第二狀態，其中，所述第二驗 證電壓低於所述第一驗證電壓，所述第二讀電壓低於所述第一讀電壓。
14. 如權利要求13所述的非易失性存儲器件，其中，所述行選擇電路還 被配置為，施加作為字線編程電壓的遞增步長脈衝(ISP)，當重複所述驗證操 作時，ISP的電平增加。
15. 如權利要求14所述的非易失性存儲器件，其中，所述行選擇電路還 被配置為，當要被編程到MLC中的閾值電壓相對低時，使ISP的初始電平減 小。
16. 如權利要求13所述的非易失性存儲器件，其中，所述頁緩衝器塊包 括多個頁緩衝器，每個頁緩衝器包括第 一鎖存器，其被配置為在第 一節點存儲裝入數據的每一位； 第二鎖存器，其被配置為在第二節點存儲每個先前狀態；以及 控制電路，其被配置為，根據所述第一和第二節點的邏輯值，控制所述 位線電壓。
17. 如權利要求16所述的非易失性存儲器件，其中，與所述第一節點的 邏輯低對應的電壓基本上等於通過感測節點施加到所述位線的編程允許電 壓，並且，與所述第一節點的邏輯高對應的電壓基本上等於給所述位線預充 電的編程禁止電壓。
18. 如權利要求17所述的非易失性存儲器件，其中，所述控制電路包括 第一控制單元，其被配置為，將所述位線電連接到所述第一節點，因此，當 所述第二節點為邏輯低時，給所述位線施加所述編程允許電壓。
19. 如權利要求18所述的非易失性存儲器件，其中，所述第一控制單元 被配置為，在完成對與所述第一節點的邏輯低對應的所述第一狀態的驗證之 後，並且在對與所述第一節點的邏輯高對應的所述第二狀態的編程之前，根 據所述第二節點的邏輯值，將所述第一節點的邏輯高轉換為邏輯低。
20. 如權利要求19所述的非易失性存儲器件，其中，所述第一控制單元 包括第 一開關，耦合在所述感測節點與所述第 一節點之間； 第二開關，耦合在所述感測節點與所述第二節點之間；以及 第 一電晶體，串聯耦合到在所述感測節點與所述第一節點之間的所述第 一開關，所述第一電晶體的柵電極耦合到所述第二鎖存器的反節點。
21. 如權利要求17所述的非易失性存儲器件，其中，所述控制電路包括 第二控制單元，其一皮配置為，當對應的MLC的閾值電壓高於所述讀電壓時， 將所述第二節點設置為邏輯低。
22. 如權利要求21所述的非易失性存儲器件，其中，所述第二控制單元 包括第三開關，耦合在所述第二節點與接地電極之間；以及 第二電晶體，串聯耦合到在所述第二節點與所述接地電極之間的所述第 三開關，所述第二電晶體的柵電極耦合到所述感測節點。
23. 如權利要求22所述的非易失性存儲器件，其中，所述第二控制單元 還包括第四開關，耦合在所述第二鎖存器的反節點之間，用以將所述第二節點 初始設置為邏輯高。
24. 如權利要求17所述的非易失性存儲器件，其中，所述控制電路包括 第三控制單元，其被配置為，當對應的MLC的閱值電壓高於所述驗證電壓時， 將所述第 一 節點設置為邏輯高。
25. 如權利要求24所述的非易失性存儲器件，其中，所述第三控制單元 .包括第五開關，耦合在所述第一鎖存器的反節點與接地電極之間；以及 第三電晶體，串聯耦合到在所述第 一鎖存器的反節點與所述接地電極之 間的所述第五開關，所述第三電晶體的柵電極耦合到所述感測節點。.
全文摘要
非易失性存儲器件具有多層單元(MLC)，該MLC被編程，使得一頁被寫入具有與至少一個先前頁對應的先前狀態的MLC中。非易失性存儲器件包括存儲單元陣列、行選擇電路和頁緩衝器塊。存儲單元陣列包括共同耦合到選擇的字線並且分別耦合到位線的MLC。行選擇電路將順序減小的讀電壓施加到選擇的字線，從而讀取MLC的先前狀態，並且，將順序減小的驗證電壓施加到選擇的字線，以便從具有最高閾值電壓的狀態到具有最低閾值電壓的狀態，順序對MLC的狀態進行編程。頁緩衝器塊裝入與一頁對應的數據，並且根據每個先前狀態和裝入數據的每一位控制位線電壓。
文檔編號G11C16/10GK101206923SQ20071019984
公開日2008年6月25日 申請日期2007年12月14日 優先權日2006年12月14日
發明者樸起臺, 李永宅, 金奇南, 金杜坤 申請人:三星電子株式會社