具有熔絲元件的半導體晶片的製作方法
2023-07-26 13:16:26 1
專利名稱：具有熔絲元件的半導體晶片的製作方法
(相關申請的交叉引用本申請基於並要求2001年6月26日遞交的在先日本專利申請No.2001-193014的優先權，其全部內容在此引作參考。)
在這樣的具有冗餘存儲結構的半導體晶片中，具有在不良存儲器補救電路的一部分上具備多個熔絲元件(以後稱「熔絲元件組」)的區域。
一般地，在半導體晶片的檢查工序中，通過測試確認有無不良單元，如果確定了不良單元的序號，用雷射熔斷對應的熔絲元件的熔絲部，由此在熔絲元件中存儲不良單元的地址。
在讀出存儲單元時，把存儲的不良單元的地址與輸入地址相比較，一致時選擇冗餘單元，不一致時選擇輸入的地址的單元。
圖1是展示現有的存儲專用晶片100的結構的平面圖。如該圖所示，存儲專用晶片100中，沿晶片的任一邊配置鍵合的電極焊盤列200，在其內側配置多個存儲陣列300，在各存儲陣列300的橫向配置對應的解碼電路500和熔絲元件組400。
另外，近年來，為了減小安裝面積，提高數據傳輸速度，已廣泛使用在同一襯底上配置存儲器和邏輯電路部的存儲器混載晶片。
圖2是展示現有的存儲專用晶片110的結構的平面圖。如該圖所示，沿晶片的四邊配置鍵合的電極焊盤列210，在其內側形成邏輯電路部700和宏存儲部610。
宏存儲部610包含存儲器600和熔絲元件組410，並與存儲專用晶片100的情況同樣地，具有用來補救缺陷單元的冗餘單元結構，上述存儲器600具有存儲陣列和解碼電路等。這樣的宏存儲部610也具有與現有的存儲專用晶片100同樣的存儲功能。通常，宏存儲部610和邏輯電路部700分別獨立地進行設計。
近年來，邏輯電路部中要求的運算處理複雜化，結果電力消耗增加。與這種情況伴隨地，晶片中必需的電源端子的個數增加，連接用作電源端子的電極焊盤和晶片內的邏輯電路部的信號線和電源線等的布線也複雜化。
另外，在存儲器混載晶片上與邏輯電路部同時搭載的存儲器的容量增加，宏存儲部相對於晶片面積的佔有面積增加。因此，連接邏輯電路部和電極焊盤的信號線、電源線等的在最上層形成的布線必須從宏存儲部上通過。
但是，由於熔絲的熔斷操作在最上層的布線形成後進行，不能在熔絲元件組上形成這些布線。因此，如圖2所示，連接邏輯電路部700和電極焊盤210a等的電源線和信號線等的布線800必須繞過熔絲元件組410。於是，連接各電極焊盤210a和邏輯電路部700的布線設計因熔絲元件組410的存在而受到很大制約。
另一方面，在最近的邏輯電路部LSI中，隨高集成化的發展，晶片的輸入輸出信號端子的個數也繼續增加。而且，由於與此相應的耗電的增加，電源端子的個數也要進一步增加。因此，在通過引線鍵合把電極焊盤與外部襯底相連的現有的安裝方法中，電極焊盤的個數受限制，會產生端子數不足的情況。於是，在最近的半導體晶片中開始使用利用凸點的安裝方法。
圖3是展示使用凸點的存儲器混載晶片的結構例的平面圖。沿晶片的四邊配置鍵合的電極焊盤列210，在其內側配置邏輯電路部700和宏存儲部610。在宏存儲部610內形成存儲器600和熔絲元件組410。
在晶片表面上，突起狀的由鉛等形成的多個凸點900二維狀地配置，各電極焊盤210b藉助於最上層的布線與對應的各凸點900連接，通過凸點900與外部襯底相連接。即，一旦輸入輸出端子與晶片周邊的電極焊盤210b相連，且該電極焊盤210b與在晶片表面上配置的凸點900相連，輸入輸出端子就通過該凸點900與外部的封裝襯底等相連接。
由此，採用凸點900時，由於可以在晶片表面上二維地形成輸入輸出端子，可以增加輸入輸出端子數。另外，由於可以擴大二維狀地配置的各凸點端子之間的距離，與外部襯底的連接也變得容易了。
但是，如圖3所示，此時，連接各電極焊盤210b和凸點900的布線也必須繞過熔絲元件組410。所以，如該圖所示，也會有不能與凸點900連接的電極焊盤。
而且，不能在熔絲元件組410上形成凸點900。因此，不能在整個晶片表面上均勻地配置凸點。在封裝襯底等上安裝半導體晶片時，在凸點上容易產生因晶片和封裝襯底的熱膨脹差引起的應力。因此，如果凸點不能在晶片表面上均勻地配置，容易產生應力不均勻，產生封裝的剝裂等。
而且，在ASIC(特定用途集成電路)中，由於晶片上的宏存儲部由各用戶任意配置，熔絲元件組的位置也伴隨著宏存儲部的配置因用戶而異地配置。而且，由於凸點的配置也受熔絲元件組的影響，隨用戶而有各種變化。因此，確定這些所有的組合，進行沒有封裝剝裂的ASIC的設計是極其困難的。
根據本發明的第二方面的半導體晶片，包括在晶片表面上配置的邏輯電路部；在上述晶片表面上配置的、具有用於缺陷單元補救的冗餘存儲單元的至少一個宏存儲部；在上述邏輯電路部和上述宏存儲部的上方二維狀均勻配置的多個凸點；以及上述晶片表面上的存儲上述缺陷單元的地址的至少一個熔絲元件組，其配置在配置上述多個凸點的區域的外側的沿該晶片的任一邊的區域上。
根據本發明的第三方面的半導體模塊，包括上述第一方面所述的半導體晶片，以及安裝上述半導體晶片的封裝襯底。
根據本發明的第四方面的半導體模塊，包括上述第二方面所述的半導體晶片，以及安裝上述半導體晶片的封裝襯底。
根據本發明的第五方面的半導體模塊，包括上述第二方面所述的半導體晶片，以及搭載上述半導體晶片的封裝襯底，其與上述凸點形成面相對；在上述半導體晶片和上述封裝襯底之間充填的粘接樹脂材料；以及在上述襯底的內表面上設置的錫焊球。
實施發明的具體方式(實施方案1)實施方案1的半導體晶片是具有作為鍵合焊盤的電極焊盤的存儲器混載晶片。下面，參照附圖具體地說明。
圖4是展示根據本發明的實施方案1的半導體晶片10的結構的平面圖。在半導體晶片10中，在獨立的區域上分別設置宏存儲部20和邏輯電路部30。在其周圍基本上沿半導體晶片的各邊配置作為鍵合焊盤的電極焊盤列40。
在宏存儲部20內形成存儲單元陣列和存儲電路等，並具有用來補救缺陷單元的冗餘單元和冗餘電路。另外，在與宏存儲部20分離的電極焊盤列40的外側的沿半導體晶片的邊的區域上，配置存儲缺陷單元的地址的熔絲元件組50。即，熔絲元件組50配置在電極焊盤列40和晶片的邊之間。
由此，由於熔絲元件組50配置在電極焊盤列40的外側，從電極焊盤列40向內側形成的信號線和電源線等的最上層的布線沒必要繞過熔絲元件組50。因此，布線設計的自由度大，布線設計變得非常容易。另外，由於可以實現布線結構的簡易化和各布線的短距離化，所以還可以降低與布線長度有關的布線延遲。
另外，在熔絲元件組50中存儲的缺陷單元的地址信息必須輸送到宏存儲部20，但此時至少可以減少連接宏存儲部20和50之間的傳輸線的條數，理想的是，使用圖4所示的一條熔絲數據傳輸線60。
圖5A是圖4中的A-A′示意剖面圖；圖5B相當於圖4中的B-B′示意剖面圖。
半導體晶片10具有襯底層10A和其上的布線層10B，在襯底層10A的上層部分形成宏存儲部20和邏輯電路部30的各存儲單元和各電路中必需的元件等。在布線層10B中形成宏存儲部20和邏輯電路部30中必需的布線、以及連接電極焊盤41和這些電路的布線。這些布線以多層結構形成，各布線層之間用介電體膜絕緣。
在電極焊盤41和晶片的邊之間的布線層10B中形成熔絲51。在熔絲51上以易於用雷射照射進行熔斷操作的方式設置窗52。另外，通過圖中虛線所示的熔絲數據傳輸線60向宏存儲部21中的冗餘電路傳輸各熔絲是否熔斷的數據(以後稱為「熔絲數據」)。
圖5C是展示電極焊盤41和熔絲數據傳輸線60的位置關係的斜視圖。由於電極焊盤41用作鍵合焊盤，在鍵合操作時有大的應力。所以，優選地，從電極焊盤41的正下方通過布線。因此，優選地，如圖5B、5C所示，熔絲數據傳輸線60配置成從各電極焊盤與電極焊盤41之間通過。或者，在熔絲數據傳輸線60從任一個電極41的正下方通過時，希望該電極焊盤41作為偽焊盤，不進行鍵合。
這樣地，電極焊盤41作為鍵合焊盤時，由於通過電極焊盤列的布線裕度小，有望至少可以減少宏存儲部20和熔絲元件組50之間的布線數。
圖6展示了實施方案1的半導體晶片中的各熔絲元件的電路結構例。另外，圖7展示了熔絲元件組整體的電路結構例。而圖8展示了熔絲元件電路中的各信號的順序。
如圖6所示，各熔絲元件具有熔絲51、鎖存電路100和傳輸電路200。如圖7所示，在熔絲元件組50中這些電路反覆地並列配置。向各熔絲元件中輸入各電路的初始化信號即bBP、AN和bTR信號。
如圖8所示，如果電源接通(VCC為「ON」)，首先bBP信號成為「高」電平，鎖存電路100被初始化。接著，AN信號產生「高」的脈衝信號，熔絲51的數據，即與熔絲51「被熔斷」「沒被熔斷」中的任一個狀態對應的信號，被輸送到鎖存電路100。接著，bTR信號產生「低」的脈衝信號，熔絲數據從鎖存電路100輸送給傳輸電路200，暫時存儲在這裡。
然後，如果向傳輸電路200輸送了傳輸時鐘(Shift CLK)信號，即「高」電平的脈衝信號，從傳輸電路向宏存儲部通過一條熔絲數據傳輸線依次輸送與該脈衝信號的信號數對應的數目的熔絲數據。
圖9是展示熔絲元件組50和宏存儲部20之間的信號線的結構的圖。
優選地，與半導體晶片的電源接通時產生的半導體晶片的初始化控制信號同步地，產生bBP信號、AN信號、bTR信號和Shift CLK信號。例如，優選地，宏存儲部20內的存儲器周邊電路的電源為在半導體晶片內部從外部電壓降壓而產生時，當該電壓到達規定的電壓時，在宏存儲部20內產生bBP信號，把它發送給熔絲元件組55。
另一方面，AN信號、bTR信號和Shift CLK信號由在熔絲元件組內設置的控制電路產生。例如，從宏存儲部25送來的bBP信號也送到該控制電路，在控制電路中基於該bBP信號生成AN信號、bTR信號和Shift CLK信號，把這些信號送到熔絲元件。如果這樣，就可以減少宏存儲部20和熔絲元件組50間的信號線的數目。
另外，由於Shift CLK信號是用來傳輸數據的信號，還必須供給到宏存儲部。
因此，優選地，如圖9所示，在宏存儲部20和熔絲元件組50之間，從宏存儲部20到熔絲元件組50隻設置bBP信號線，從熔絲元件組50到宏存儲部20隻設置熔絲數據傳輸線和Shift CLK信號線。
這樣地，在實施方案1的半導體晶片中，不在宏存儲部20內配置熔絲元件組50，而是配置在遠離宏存儲部20的電極焊盤的外面，所以如果對每個熔絲元件與宏存儲部20直接布線，通過電極焊盤列40的信號線的布線複雜化。但是，如上所述，如果用多位寄存器只用一條信號線依次傳輸多個熔絲數據，就可以大幅度減少信號線的數目。另外，即使是控制熔絲元件組50的電路動作的信號由在熔絲元件組50內配置的控制電路產生，也可以減少連接熔絲元件組50和宏存儲部20的信號線數，無需通過電極焊盤之間。(實施方案2)實施方案2的半導體晶片與實施方案1的半導體晶片同樣地，是具有作為鍵合焊盤的電極焊盤的存儲器混載晶片，熔絲元件組配置在電極焊盤的外側。
圖10是展示根據本發明的實施方案2的半導體晶片11的結構的平面圖。與實施方案1的半導體晶片10同樣地，在晶片表面上形成宏存儲部20和邏輯電路部30。在其周圍配置作為鍵合焊盤的電極焊盤列42。而且，在其外側配置熔絲元件組50。與實施方案1的情況不同之處在於，與熔絲元件組50鄰接的電極焊盤列42沿熔絲元件組50的形狀進行配置。即，在電極焊盤列42和晶片的邊之間沒有熔絲元件組50存在的區域中，電極焊盤列42沿晶片的邊配置。因此，與實施方案1那樣的電極焊盤列42形成為直線狀的情況不同，可以沒有在電極焊盤列和晶片的邊之間的不被利用的空間。由此，在同樣的晶片尺寸的情況下，可以擴大可形成邏輯電路部等的晶片上的有效面積。
另外，實施方案2中的半導體晶片中，熔絲元件組50的電路結構也採用與實施方案1相同的電路結構，所以也有望減少連接熔絲元件組50和宏存儲部20的信號線數。(實施方案3)實施方案3的半導體晶片具有電極焊盤和凸點，熔絲元件組配置在電極焊盤的外側。
圖11是展示根據本發明的實施方案3的半導體晶片12的結構的平面圖。在半導體晶片12中，在獨立的區域上分別設置宏存儲部20和邏輯電路部30。在其周圍基本上沿半導體晶片的各邊配置作為鍵合焊盤的電極焊盤列42。熔絲元件組50在遠離宏存儲部20的電極焊盤列42的外側的、沿晶片的邊的區域上形成。
電極焊盤列42與實施方案2同樣地，以在晶片上不形成無用的空間的方式沿熔絲元件組50的形狀中途彎折形成，但如果空間富餘，也可以把電極焊盤列配置成與實施方案1的情況相同的直線狀。
在宏存儲部20和邏輯電路部30的上方以二維狀配置突起狀的由導電材料形成的凸點70。各電極焊盤42a和各凸點70通過焊盤間連接線80連接，各電極焊盤42a無需鍵合，通過該凸點70與外部襯底連接。
圖12A是圖11中的A-A′示意剖面圖；圖12B是圖11中的B-B′示意剖面圖。
與實施方案1的情況同樣地，半導體晶片12具有襯底層12A和其上的布線層12B，在襯底層12A的上層部分形成構成宏存儲部20和邏輯電路部30的元件。在布線層12B中形成宏存儲部20和邏輯電路部30中必需的布線、以及連接電極焊盤43和這些電路的布線。
在電極焊盤43外側的布線層12B中形成熔絲53。通過熔絲數據傳輸線60向宏存儲部23傳輸各熔絲63的熔絲數據。
在實施方案3的半導體晶片12中，由於電極焊盤43通過最上層的布線與凸點70相連，通過凸點70與外部襯底相連，電極焊盤43沒有引線鍵合導致的應力。因此，如圖12B所示，熔絲數據傳輸線60可以配置成通過電極焊盤43的正下方，與使用鍵合焊盤的實施方案1、2的晶片的情況相比，減少了連接熔絲元件組50和宏存儲部20的布線的制約。因此，熔絲元件組50的布線結構不受限制，但是如果優選採用與實施方案1相同的電路結構，且從布線結構的簡易化上看是理想的。
在實施方案3的半導體晶片12中，由於熔絲元件組50與宏存儲部20分離而配置在電極焊盤列42的外側，無需在邏輯電路部30和各電極焊盤42a之間連接的信號線和電源線等的布線，連接電極焊盤42a和凸點70的布線不受熔絲元件組50的存在的制約，可以更自由地進行布線設計。
而且，象現有情況那樣，比電極焊盤42更內側的區域是可以配置凸點70的區域。所以，凸點70還可以更自由地配置，可以在晶片表面上大致均勻地配置凸點70。
而且，在半導體模塊中，雖然由於通過凸點70連接半導體晶片12和外部襯底，因兩者的熱膨脹係數不同，易於在凸點70中產生熱應力，但由於凸點70均勻地配置，可以在整個晶片表面上均勻地分散應力。由此，不易發生襯底剝離等問題。(實施方案4)實施方案4的半導體晶片是在晶片表面上配置凸點且沒有電極焊盤的半導體晶片，熔絲元件組配置在凸點形成區域的外側。
圖13是展示根據本發明的實施方案4的半導體晶片13的結構的平面圖。在半導體晶片13中，在獨立的區域上分別設置宏存儲部20和邏輯電路部30。由於沒有電極焊盤，邏輯電路部30在直到接近晶片的邊的廣大區域上形成。熔絲元件組50與宏存儲部20分離，沿凸點形成區域的外側的晶片的邊形成。
實施方案4的半導體晶片13中，邏輯電路部30和宏存儲部20的電源線和信號線不通過電極焊盤，直接連接，並通過凸點74與外部襯底連接。由於在邏輯電路部30和宏存儲部20上不存在熔絲元件組50，到各凸點74的布線不受熔絲元件組50的存在的制約。
這樣地，根據實施方案4的半導體晶片13，由於熔絲元件組50不在宏存儲部20內形成，凸點74的配置不受熔絲元件組50的存在的制約。因此，可以在晶片表面上二維狀地均勻地配置凸點74。
圖14是實施方案4的半導體晶片13的斜視圖。示出了在晶片表面上均勻地配置突起狀的凸點74的狀態。
圖15是展示把實施方案4的半導體晶片安裝在封裝襯底上的半導體模塊的一例的裝置剖面圖。在該圖所示的半導體模塊中，在封裝襯底16上以倒裝(face-down)法安裝半導體晶片13。即，把半導體晶片13翻過來，以使形成了凸點74的晶片表面與封裝襯底16表面相對的方式，在封裝襯底16上搭載半導體晶片13。
凸點74由例如Pb和Sn的合金、Sn和Ag的合金等的錫焊材料形成，加熱時成為半熔融狀態，粘接固定在封裝襯底16上。在半導體晶片13和封裝襯底16之間填充粘接樹脂材料17，使半導體晶片13和封裝襯底16更加強固地固定。在封裝襯底16的內表面上形成錫焊球18，通過該錫焊球18進行與半導體模塊的外部裝置的連接。
由於由玻璃、陶瓷或樹脂等形成的封裝襯底16與半導體晶片13的熱膨脹係數的差大，連接兩者的凸點74容易產生熱應力。但是，由於凸點74在半導體晶片13的大致整個表面上均勻地配置，凸點74受到的應力被均勻地分散，可以抑制剝離等的發生。結果，可以降低產品不合格率。
而且，在進行ASIC設計時，由於可以以在半導體晶片表面上大致均勻地配置凸點為前提進行設計，所以，無需象現有情況那樣地考慮各種凸點的設置狀態。因此，可以大幅度地減小設計負擔。
另外，優選地，在實施方案4的半導體晶片中，熔絲元件組的電路結構也利用與實施方案1同樣的電路。(其它實施方案)雖然在以上說明的實施方案1～4的半導體晶片中，說明了在一個位置集中配置熔絲元件組的例子，但是也可以在多個位置分散配置熔絲元件組。雖然這些熔絲元件組沿晶片的邊形成，此時，希望儘可能均勻地配置。例如，優選地，配置成多個熔絲元件組以半導體晶片表面中央為中心大致呈點對稱。
而且，雖然在實施方案1～4中展示了在晶片上有一個宏存儲部的情況，但是宏存儲部的個數不限於1個，也可以用多個宏存儲部。例如，在實施方案1～4的半導體晶片用作通信用緩衝存儲器時，搭載相當於128兆位～256兆位或更高的存儲容量的多個宏存儲部。此時，可以在一個位置集中配置與多個宏存儲部對應的多個熔絲元件組，也可以分散配置到多個位置。分散配置熔絲元件組時，如上所述，晶片上的熔絲元件組的配置是均勻的，最好配置成以半導體晶片表面中央為中心，各熔絲元件組呈點對稱。
這樣地，通過在晶片表面上更均衡地配置多個熔絲元件組，熔絲燒斷時產生的應力和此外的各種應力在面內均勻地分散，可以抑制局部的應力的發生。
另外，優選地，在略微遠離各種應力容易集中的半導體晶片的各角部的位置上配置熔絲元件組。
另外，雖然在具有電極焊盤的實施方案1～3的半導體晶片中說明了用電極焊盤列完全包圍各宏存儲部和邏輯電路部的周圍的例子，但是沒必要完全包圍，也可以在宏存儲部和邏輯電路部的外周的一部分上配置。電極焊盤的個數隻要能滿足必需的輸入輸出端子數即可。另外，實施方案3的電極焊盤列中，也可以在其一部分上具有電極焊盤。
另外，用根據實施方案1或2的半導體晶片形成半導體模塊時，與實施方案4的情況同樣地，半導體晶片和封裝襯底上的端子之間用引線鍵合連接，半導體晶片和封裝襯底之間用粘接樹脂材料固定。
對宏存儲部內形成的存儲器的種類沒有特定限制，可以用例如，DRAM(動態隨機存取存儲器)、SRAM(靜態隨機存取存儲器)、非易失性存儲器、強介電體存儲器、磁存儲器等，具有冗餘單元結構的存儲器之類的存儲器。
本實施方案的半導體晶片可以更簡易地形成與電極焊盤或凸點連接的布線，同時，在使用凸點時，可以更有效地利用晶片表面，配置更多的凸點。因此，可以在需要多個輸入輸出端子的半導體晶片中適用。另外，由於是形成了宏存儲部和邏輯電路部的存儲器混載型半導體晶片，數據的傳輸速度非常快。因此，可以在需要高速數據傳輸、且需要多個輸入輸出端子的半導體晶片中利用。具體地，最適合用作例如區分從多個方向接收的通信數據的通信用緩衝存儲器晶片。
上面，雖然基於實施方案說明了本發明，本發明並不限於這些實施方案的說明中限定的情況。本領域技術人員明白，可以進行種種變更和改進。
根據以上說明的具有本發明的第一特徵的半導體晶片，由於在具有邏輯電路部和存儲器電路的混載晶片中，在電極焊盤的外側配置熔絲元件組，可以提高信號線和電源線等的布線設計的自由度，減輕布線設計的負擔。
根據本發明的半導體模塊，可以提供搭載具有上述第一或第二特徵的半導體晶片的半導體模塊。
權利要求
1.一種半導體晶片，包括在晶片表面上配置的邏輯電路部；在上述晶片表面上配置的、具有用於缺陷單元補救的冗餘存儲單元的至少一個宏存儲部；上述晶片表面上的、在上述邏輯電路部和上述宏存儲部的外周配置的電極焊盤列；以及上述晶片表面上的存儲上述缺陷單元的地址的至少一個熔絲元件組，其配置在上述宏存儲部和上述電極焊盤列的外側的、沿該晶片的任一邊的區域上。
2.如權利要求1所述的半導體晶片，其特徵在於還包括上述晶片表面上的、在上述電極焊盤列的內側二維狀均勻配置的多個凸點。
3.一種半導體晶片，包括在晶片表面上配置的邏輯電路部；在上述晶片表面上配置的、具有用於缺陷單元補救的冗餘存儲單元的至少一個宏存儲部；在上述邏輯電路部和上述宏存儲部上方二維狀均勻配置的多個凸點；以及上述晶片表面上的存儲上述缺陷單元的地址的至少一個熔絲元件組，其配置在配置上述多個凸點的區域的外側的、沿該晶片的任一邊的區域上。
4.如權利要求1所述的半導體晶片，其特徵在於在該電極焊盤列與上述晶片的邊之間的沒有上述熔絲元件組的區域上，沿該晶片的邊配置上述電極焊盤列。
5.如權利要求1所述的半導體晶片，其特徵在於上述電極焊盤列形成為完全包圍上述邏輯電路部和上述宏存儲部。
6.如權利要求1所述的半導體晶片，其特徵在於在上述邏輯電路部和上述宏存儲部的外周的一部分上形成上述電極焊盤列。
7.如權利要求1所述的半導體晶片，其特徵在於上述熔絲元件組有多個，這些熔絲元件組在該晶片表面上分散配置。
8.如權利要求1所述的半導體晶片，其特徵在於上述熔絲元件組有多個，這些熔絲元件組以該晶片表面中央為中心大致點對稱地配置。
9.如權利要求1所述的半導體晶片，其特徵在於上述熔絲元件組遠離該晶片的各角部而配置。
10.如權利要求1所述的半導體晶片，其特徵在於在該晶片表面上有多個上述宏存儲部。
11.如權利要求1所述的半導體晶片，其特徵在於在該晶片表面上有多個上述宏存儲部，每個宏存儲部獨立地具有熔絲元件組，這些熔絲元件組相互之間以該晶片表面中央為中心大致點對稱地配置。
12.如權利要求1所述的半導體晶片，其特徵在於在該晶片表面上有多個上述宏存儲部，與上述多個宏存儲部對應的熔絲元件組在一個區域上匯集形成。
13.如權利要求1所述的半導體晶片，其特徵在於，上述熔絲元件組具有多個熔絲；鎖存上述各熔絲是否熔斷的數據即熔絲數據的鎖存電路；以及暫時存儲上述各熔絲的熔絲數據，同時把存儲的多個熔絲數據依次傳輸到上述宏存儲部的傳輸電路。
14.如權利要求13所述的半導體晶片，其特徵在於還包括與上述熔絲元件組和上述宏存儲部連接、可依次發送多個熔絲數據的信號線。
15.如權利要求14所述的半導體晶片，其特徵在於上述信號線是可依次發送上述熔絲元件組的全部熔絲數據的單獨的線。
16.如權利要求14所述的半導體晶片，其特徵在於上述信號線藉助於上述電極焊盤列與上述熔絲元件組和上述宏存儲部連接，不通過上述電極焊盤的正下方，通過電極焊盤之間的間隙部。
17.如權利要求14所述的半導體晶片，其特徵在於上述信號線藉助於上述電極焊盤列與上述熔絲元件組和上述宏存儲部連接，通過上述電板焊盤的正下方，該電極焊盤用作鍵合焊盤。
18.如權利要求13所述的半導體晶片，其特徵在於上述宏存儲部具有與該宏存儲部的電源接通基本同步地產生上述熔絲元件元件的初始化信號的電路；上述熔絲元件組具有接收上述初始化信號，產生上述鎖存電路和上述傳輸電路的動作所必需的信號的電路。
19.一種半導體模塊，包括權利要求1所述的半導體晶片，以及安裝上述半導體晶片的封裝襯底。
20.一種半導體模塊，包括權利要求3所述的半導體晶片，以及安裝上述半導體晶片的封裝襯底。
21.一種半導體模塊，包括權利要求3所述的半導體晶片，以及搭載上述半導體晶片的封裝襯底，其與上述凸點形成面相對；在上述半導體晶片和上述封裝襯底之間充填的粘接樹脂材料；以及在上述襯底的內表面上設置的錫焊球。
全文摘要
一種半導體晶片，包括在晶片表面上配置的邏輯電路部；在上述晶片表面上配置的、具有用於缺陷單元補救的冗餘存儲單元的至少一個宏存儲部；上述晶片表面上的、在上述邏輯電路部和上述宏存儲部的外周配置的電極焊盤列；以及上述晶片表面上的存儲上述缺陷單元的地址的至少一個熔絲元件組，其配置在上述宏存儲部和上述電極焊盤列的外側的、沿該晶片的任一邊的區域上。
文檔編號G11C29/00GK1393932SQ02124940
公開日2003年1月29日 申請日期2002年6月26日 優先權日2001年6月26日
發明者長谷川武裕 申請人:株式會社東芝