固態成像設備、固態成像設備驅動方法以及成像設備的製作方法

2023-07-25 19:53:16

專利名稱：固態成像設備、固態成像設備驅動方法以及成像設備的製作方法
技術領域：
本發明涉及固態圖像拾取設備、用於驅動固態圖像拾取設備的方法以及圖像拾取裝置。具體地，本發明涉及其中在用於單元像素以矩陣形式的布 置的每列中布置模數轉換電路(在下文中，縮寫為ADC(Analog-Digital Converter))(即，其中安裝了列並行ADC )的固態圖像拾取設備，用於驅動 該固態圖像拾取設備的方法以及使用該固態圖像拾取設備的圖像拾取裝置。
背景技術：
已經報告了如下的技術其中，在安裝了列並行ADC的固態圖像拾取設 備(例如，CMOS圖像傳感器)中，在將自單元像素輸出的模擬信號與基準 電壓相比較、並且基於該比較結果將模擬信號轉換為數位訊號的ADC中使用 了上/下計數器，從而使得抵消單元像素復位時輸出的復位電平的偏置(offset) 值的操作便利。圖11是示出根據現有技術示例的、安裝了列並行ADC的CMOS圖像傳 感器100的配置的框圖。在圖11中，單元像素101具有光電二極體和像素級的放大器(in-pixd amplifier),並且將其二維地布置為矩陣形式，由此配置像素陣列部分102。 對於像素陣列部分102中像素的n行m列布置，每條行控制線103(103-1 ~103- n)布置在相應一行中，並且每條列控制信號線104(104-1 ~ 104-m)布置在 相應一列中。經由行控制線103-1 ~103-n，通過4亍掃描電路105執行對於像 素陣列部分102的行尋址或列掃描的控制。對於每條列信號線104-1 ~104-m,將列處理電路106布置在列信號線104- 1 ~ 104-m之一的一端側上。通過具有比較電路107、上/下計數器108、 傳輸開關109以及存儲器電路110來配置列處理單元106。在列 處理電路106中，比較電路107執行所選擇的行(其經由相應一根 列信號線104-1 ~ 104-m而獲得)的相應一個單元像素101的輸出信號與數模 轉換電路(在下文中，縮寫為DAC(Digital-Analog Converter)) 111生成的基準電壓Vref之間的量值比較。DAC 111基於與主時鐘MCK同步操作的時序 控制電路112提供的控制信號CS1和時鐘信號CKS生成基準電壓Vref。時序控制電路112提供的控制信號CS2控制上/下計數器108的操作。上 /下計數器108與時鐘CK同步地執行上計數或下計數，並且根據比較電路107 的輸出Vco的變化來停止計數。時序控制電路112提供的控制信號CS3控制 傳輸開關109以使得傳輸開關109導通(開啟)/截止(關斷)，並且將上/下計數 器108的計數器值傳輸至存儲器電路110。使用列掃描電路113、通過列掃描 將保持在存儲器電路110中的計數器值順序讀取至水平輸出線114,並且其作 為圖像拾取數據而被獲得。接下來，參考圖12中所示的時序圖描述根據現有技術的示例的、具有上 述配置的CMOS圖像傳感器100的操作。在第一讀取操作中讀取單元像素101的復位分量AV。復位分量AV包含 作為偏置的、具有固定模式並且在單元像素101之中變化的噪聲。然而，由 於復位分量AV的變化通常較小，並且復位電平對於所有的像素都是公共的， 因此列信號線104-1 ~ 104-m的信號電壓Vx是近似已知的。因此，在復位分量AV的第一讀取的情況下，可以通過調整基準電壓Vref 來減小比較電路107中的比較時間段。關於復位分量AV的讀取，上/下計數 器108與時鐘CK同步地執行下計數，並且持續計數，直到比較電路107的 輸出Vco改變為止。在比較電路的輸出Vco改變以及計數停止的情況下的計 數器值對應於AV。雖然在第二讀取中讀取單元像素101的信號分量Vsig,但是在這種情況 下，除了該信號分量Vsig之外，偏差分量AV也被包含在讀取值之中。在第 二讀取中，上/下計數器108與時鐘信號同步地執行上計數，並且持續計數， 直到比較電路107的輸出Vco改變為止。因此上計數獲得的計數器值對應於信號分量Vsig與偏差分量AV之和， 因此通過從第二讀取的結果中減去第一讀取的結果而得到的值對應於信號分 量Vsig。換言之，通過上計數從執行第一讀取之前提供的初始計數器值獲得 的值對應於信號分量Vsig。這對應於其中抵消了偏差分量的相關雙採樣 (CDS，correlated double sample)的4喿作。在安裝了列並行ADC的CMOS圖像傳感器100中，期望AD轉換的分 辨率很高。相反，在具有大量入射光的單元像素中，散粒噪聲所導致的隨機噪聲是顯著的，而執行高解析度AD轉換的必要性並不很大。對於入射光量 較小以及單元像素101的輸出的幅值較小的情況下，高解析度AD轉換是特 別需要的。在安裝了列並行ADC的上述CMOS圖像傳感器中，根據現有技術的示 例，當要增加AD轉換的解析度時，對於上/下計數器108的計數操作所必要 的時鐘數增加。例如，當要執行10位AD轉換時，需要21個時鐘(=1024個 時鐘)。此外，當要執行12位AD轉換(其通過向10位添加2位來實現)時， 需要212個時鐘(=4096個時鐘)。換言之，時鐘的需求數量為解析度的指數級， 並且難於同時實現高解析度AD轉換與AD轉換的速度提高。因此，本發明目的是提供能夠以高速執行高解析度AD轉換的固態圖像 拾取設備，用於驅動該固態圖像拾取設備的方法以及圖像拾取裝置。發明內容為了實現上述目的，本發明採用如下的配置在具有像素陣列部分(其 中，以矩陣形式二維地布置包含光電轉換元件的單元像素，並且其中，將每 條列信號線布置在用於單元像素以矩陣形式的布置的相應一列中)以及具有 行掃描部件(用於基於逐行地選擇性控制像素陣列部分的各自單元像素)的 固態圖像拾取設備中執行AD轉換操作，所述AD轉換操作包含將從行掃 描部件經由相應一根列信號線選擇性控制的行的相應一個單元像素輸出的模 擬信號與具有相同梯度的斜坡的多個第一基準電壓的任意之一相比較；將具 有與第 一基準電壓的斜坡的梯度不同的梯度的斜坡的第二基準電壓和多個第 一基準電壓的所述之一相比較；使用根據比較結果的計數量來執行計數操作； 以及將該計數操作獲得的計數器值提供為數位訊號。在具有上述配置的固態圖像拾取設備中，使用n個第一基準電壓作為具 有斜坡的基準電壓，並且使用從所述第一基準電壓之中選擇的基準電壓來執 行電平確定，以使得該基準電壓適宜於模擬信號的信號電平，由此可將AD 轉換所需的時間降低，以使得其為使用單個基準電壓情況下的時間的1/n。特 別地，除了 n個第一基準電壓之外，還使用了具有與所述第一基準電壓的斜 坡的梯度不同的梯度的斜坡的第二基準電壓。另外，包含了第一和第二比較 部件，並且通過比較部件和計數部件的各自操作來執行AD轉換的操作，由 此可以高速地執行高解析度AD轉換，而不依賴於所述n個第一基準電壓的偏置的精度。根據本發明，可以減少AD轉換所需的時間，並且可以高速地執行高解析度AD轉換，而不依賴於所述n個第一基準電壓的偏置的精度。由於可以 高速地執行高解析度AD轉換，因此可以高幀速地獲得高品質圖像。


圖1是示出根據本發明第一實施例、安裝了列並行ADC的CMOS圖像 傳感器的配置的框圖。圖2包含說明AD轉換的原理的示意圖(部分1 )。 圖3包含說明AD轉換的原理的示意圖(部分2)。圖4是為說明根據第一實施例的CMOS圖像傳感器的電路操作而提供的 時序圖。圖5是示出入射光量與噪聲電平之間關係的圖形。圖6是示出根據本發明第二實施例、安裝了列並行ADC的CMOS圖像 傳感器的配置的框圖。圖7是為說明根據第二實施例的CMOS圖像傳感器的電路操作而提供的 時序圖。圖8是示出偏置生成電路的配置的一個示例的框圖。圖9包含為說明偏置生成電路的電路操作而提供的時序圖。圖10是示出根據本發明的圖像拾取裝置的配置的一個示例的框圖。圖11是示出根據現有技術的示例、安裝了列並行ADC的CMOS圖像傳感器的配置的框圖。圖12是為說明根據現有技術的示例的CMOS圖像傳感器的電路操作而提供的時序圖。
具體實施方式
以下參考附圖詳細描述本發明的實施例。 [第一實施例]圖1是示出根據本發明第一實施例的固態圖像拾取設備(例如，安裝了 列並行ADC的CMOS圖像傳感器)的配置的框圖。如圖1中所示，根據該實施例的CMOS圖像傳感器10通過具有其中以矩陣形式二維布置包含光電轉換元件的大量單元像素11的像素陣列部分12,
並且還具有在像素陣列部分12附近作為驅動系統和信號處理系統的行掃描電路13、基準電壓生成電路14、列處理電路15、列掃描電路16、水平輸出線17以及時序控制電路18來配置。
在該系統配置中，時序控制電路18基於主時鐘MCK生成用作行掃描電路13、基準電壓生成電路14、列處理電路15、列掃描電路16等的操作基準的時鐘信號CK、控制信號CS1 CS3等，並且將時鐘信號CK、控制信號CS1 CS3等提供至行掃描電路13、基準電壓生成電路14、列處理電路15、列掃描電路16等。
作為每個單元像素ll，雖然這裡省略了圖示，但是可以使用除了光電轉換元件(例如，光電二極體)之外還具有例如三個電晶體配置(其具有傳
(floating diffusion,浮空擴散)單元；復位電晶體，其控制FD單元的電勢；以及放大器電晶體，其根據FD單元的電勢輸出信號)的單元像素，具有四個電晶體配置(其另外單獨具有選擇電晶體，用於執行像素選擇)的像素等。
在像素陣列部分12中，對於單元像素11的n行m列布置，每條行控制線21(21-1 ~ 21-n)布置在相應一個像素行中，並且每條列控制信號線22(22-1 ~ 22-m)布置在相應一個像素列中。每條行控制線21-l~21-n的一端連接至行掃描電路13的、與各行相對應的相應一個輸出端。使用移位寄存器或地址解碼器來配置行掃描電路13，並且其經由行控制線21-1 -21-n對像素陣列部分12執行行尋址或行掃描的控制。
基準電壓生成電路14使用例如DAC (數模轉換電路)作為用於生成基準電壓Vref的部件，其中所述基準電壓Vref的波形具有電平隨著時間流逝而逐步變化的斜坡(梯度)。基準電壓生成電路14通過具有DAC 141和142來配置，所述DAC 141和142在時序控制電路18提供的控制信號CS1的控制下，基於時序控制電路18提供的時鐘CK生成具有不同梯度的斜坡的多種類型(例如，兩種類型)的基準電壓Vref。注意，用於生成其波形具有斜坡的基準電壓Vref 1 Vref 5的部件不限於DAC。
DAC 141生成具有相同梯度的斜坡(例如，下降斜坡)並且具有不同偏置的多個基準電壓，例如，四個基準電壓Vref 1 Vref 4。相反，DAC 142在時序控制電路18提供的控制信號CS1的控制之下，生成具有與基準電壓Vref1 Vref4的斜坡的梯度不同的梯度的斜坡的基準電壓Vref5，具體地，具有比基準電壓Vref 1 Vref4的斜坡的梯度更高的梯度的斜坡，例如，具有上升斜坡。
例如，在像素陣列部分12的相應一個像素列(即，對於相應一根列信號線22-1 ~22-m)中提供每個列處理電路15。列處理電路15具有如下的功能其用作AD轉換(模數轉換)部件，用於將為相應一列而從像素陣列部分12的相應一個單元像素11輸出的輸出電壓(模擬信號)Vx轉換為數位訊號。像素陣列12的相應一個像素列中提供的所有各自列處理電路15都具有相同的配置。
注意，列處理電路15配置為能夠選擇性地執行對應於各自操作方式的AD轉換的操作，所述操作方式包含通常幀速方式，其使用讀取與所有單元像素ll有關的信息的逐級掃描方案；以及高速幀速方式，在其中，與通常幀速方式的情況相比較,單元像素11的曝光時間被設置為1/N,並且幀速增大N倍(例如，兩4咅)。
在時序控制電路18提供的控制信號CS2和CS3的控制之下，執行通常幀速方式與高速幀速方式之間的方式切換。另外，從外部系統控制器(未示出)將用於各自操作方式(包含通常幀速方式和高速幀速方式)之間的切換的指令信息提供給時序控制電路18。
(列處理電路)
這裡，具體描述列處理電路15的配置細節。
列處理電路15由具有基準電壓選擇電路31、比較電路32和33、用作計數部件的上/下計數器(在附圖中，U/DCNT)、傳輸開關35以及存儲器電路36來配置。
例如，基準電壓選擇電路31將DAC 141生成的四個基準電壓Vrefl ~Vref4作為輸入。基準電壓選擇電路31基於比較電路32的比較輸出Vcol來選擇四個基準電壓Vrefl ~ Vref4中的任何之一。並且將其作為比較電路32的比較基準電壓提供至比較電路32。
比較電路32將經由相應一根列信號線22-1 ~ 22-m、從像素陣列部分12的每個單元像素11提供的輸出電壓Vx與基準電壓選擇電路31選擇的基準電壓Vref 1 ~ Vref4中的任何一個相比較。例如，當其波形具有下降斜坡的基準
10電壓Vrefl ~ Vref4之一變得高於輸出電壓Vx時，比較輸出Vcol被設置在有效("H"電平)狀態。當基準電壓Vrefl ~ Vref4之一變得等於或小於輸出電壓Vx時，比較輸出Vcol被設置在無效("L"電平)狀態。
比較電路33將基準電壓選擇電路31選擇的基準電壓Vrefl ~ Vref4之一與DAC 142生成的基準電壓Vref5相比較。例如，當其波形具有下降斜坡的基準電壓Vrefl ~ Vref4變得高於其波形具有上升斜坡的基準電壓Vref5時，比較輸出Vco2被設置在有效狀態中。當基準電壓Vrefl ~ Vref4變得等於或小於基準電壓Vref5時，比較輸出Vco2被設置在無效狀態中。
在將時鐘CK提供至DAC 141和142的同時，在時序控制電路18提供的控制信號CS2的控制之下將時鐘CK從時序控制電路18提供至上/下計數器34。該上/下計數器34與時鐘CK同步地執行下(DOWN)計數或上(UP)計數。並且根據比較電路32和33的各自比較輸出Vcol和Vco2的邏輯("H"電平/ "L"電平)來切換計數量。計數量根據基準電壓Vrefl-Vref4的斜坡的梯度與基準電壓Vref5的斜坡的梯度的比率而定。
如上所述，本發明特徵在於同時使用了具有多個比較電路(本例中為兩個比較電路32和33 )的列處理電路15以及具有不同梯度的斜坡的多種類型的基準電壓(例如，基準電壓Vrefl ~ Vref4和基準電壓Vref5 )。通過比較電路32和33以及上/下計數器34的各自操作來執行將像素陣列部分12的每個單元像素11的輸出電壓Vx轉換為數位訊號的AD轉換。
(AD轉換的原理)
這裡，參考圖2描述根據本實施例的AD轉換的原理。注意，在圖2中，將基準電壓選擇電路31選擇的基準電壓Vrefl ~ Vref4中的任何一個示出為基準電壓Vrefa,而將DAC 142生成的基準電壓Vref5示出為基準電壓Vrefb。
斜坡的信號。這裡，假設在基準電壓Vrefl的梯度為-1的情況下的基準電壓Vrefb的梯度為n。基準電壓Vrefa從偏置電壓Voa以梯度-1變化。比較電路32執行基準電壓Vrefa與單元像素11的輸出電壓Vx之間的量值確定。通過該確定獲得比較輸出(比較結果)Vcol。相反，基準電壓Vrefb從偏置電壓Vob以梯度n變化。比較電路33執行基準電壓Vrefb與另一基準電壓Vrefa之間的量值確定。通過該確定獲得比較輸出Vco2。圖2的部分(A)的示例中示出了如下的情況首先，發生比較電路32的比較輸出Vcol從"H"電平到"L"電平的轉變，然後，發生比較電路33的比較輸出Vco2從"H，，電平到"L"電平的轉變。為了獲得輸出電壓Vx相對於偏置電壓Vob的電平，通過在時間段1和時間段2中沿著基準電壓Vre化的梯度以計數量+n執行計數、並且僅以與時間段中的時鐘數相對應的次數在時間段2中沿著基準電壓Vrefa的梯度以計數量+1執行計數來獲得該電平。這裡，在時間段l中的時鐘數為N並且時間段2中的時鐘數為M的情況下，作為輸出電壓Vx相對於偏置電壓Vob的電平的Vx-Vob對應於nN+(n+l)M。
在圖2的部分(B)的示例中，首先，發生比較電路33的比較輸出Vco2從"H"電平到"L"電平的轉變，並且然後，發生比較電路32的比較輸出Vcol從"H"電平到"L"電平的轉變。為了獲得輸出電壓Vx相對於偏置電壓Vob的電平，通過在時間段1中沿著基準電壓Vrefb的梯度以計數量+n執行計數、
的梯度以計數量-1執行計數來獲得該電平。
換言之，基準電壓Vrefb在基準電壓Vrefa交叉輸出電壓Vx之前交叉輸出電壓Vx，這意味著執行了太多次計數。由於此原因，以計數量-l執行計數。這裡，在時間段l中的時鐘數為N並且在時間段3中的時鐘數為M的情況下，作為輸出電壓Vx相對於偏置電壓Vob的電平的Vx-Vob對應於nN-M。
基於比較電路32的比較輸出Vcol與比較電路33的比較輸出Vco2的邏輯("H"電平/ "低"電平)狀態執行上/下計數器34的計數量(+nZ+(n+iy-l)之間的切換。
具體地，在比較電路32和33的各自比較輸出Vcol和Vco2兩者均具有"H，，電平的情況下，該情況被認作為時間段1,並且計數器值被設置為+n。在僅比較電路33的比較輸出Vco2具有"H"電平的情況下，該情況被認作為時間段2，並且計數器值被設置為+(n+l)。在僅比較電路32的比較輸出Vcol具有"H"電平的情況下，該情況被認作為時間段3，並且計數器值被設置為-1。在比較電路32和33的各自比較輸出Vcol和Vco2兩者均具有"L，，電平的情況下，計數器值被設置為零。
下面具體描述AD轉換的操作。首先考慮如下的情況當在第一讀取中獲得偏差分量AV時以及當在第二讀取中獲得信號分量Vsig與偏差分量AV之和時使用同一對基準電壓，即，在第一讀取或第二讀取兩者之中使用如圖2中所示的基準電壓Vrefa和基準電壓Vrefb。
當執行從第二讀取的結果中減去作為第一讀取的結果的偏差分量AV(即，所謂的相關雙採樣(CDS))時，同時消除了作為變量(諸如，基準電壓的偏置電壓Voa和偏置電壓Vob)影響AD轉換的結果的分量以及比較電路32和33的延遲時間。
在這種情況下，可以在與使用高梯度的斜坡的AD轉換(在現有技術中，其速度高，但是其解析度低)的轉換時間相對應的較短轉換時間中獲得與現有技術中使用低梯度的斜坡的AD轉換(其速度低，但是其解析度高)的解析度相對應的高解析度。
接下來考慮如下的情況當在第一讀取中獲得偏差分量AV時以及當在第二讀取中獲得信號分量Vsig和偏差分量AV之和時，偏置被添加至具有低梯度的基準電壓。換言之，如圖2的部分(c)中所示，考慮使用通過將偏置添加至基準電壓Vrefa來獲得基準電壓Vrefc的情況。
在具有高梯度的基準電壓Vrefb的斜坡電壓範圍滿足單元像素11的輸出電壓Vx的輸出範圍的位置，上/下計數器34的操作結束。因此，當入射光量較大並且單元像素的輸出的幅值較大時，不會發生具有低梯度的基準電壓Vrefa與輸出電壓Vx之間的比較結果Vcol的轉變。在輸出電壓Vx的這種情況下，基準電壓被切換至通過向基準電壓Vrefa添加偏置而獲得的、具有偏置電壓Vco並且具有與圖2的部分(c)中所示的基準電壓Vrefa的斜坡的梯度相同的梯度的斜坡的基準電壓Vrefc。如上述情況中那樣執行計數器值等的確定。
在這種情況下，雖然通過相關雙採樣(CDS)沒有消除具有低梯度的斜坡的基準電壓Vrefc的偏置值，但是通過使用具有高梯度的斜坡的基準電壓Vrefb，在每個像素列中衝企測到了偏置值。雖然這種情況下的解析度對應於現有技術中使用具有高梯度的基準電壓Vrefb的AD轉換的解析度，但是由於可以使用與對上述高解析度AD轉換執行的控制相同的控制來執行基準電壓之間的切換，因此這種情況適用於列並行處理。
總之，高速高解析度AD轉換應用於小輸出信號幅值的情況(在該情況下尤其需要高解析度)，即，應用於具有小入射光量的像素。相反，由於通常散粒噪聲導致的隨機噪聲分量是顯著的，並且相對低解析度引起足夠的結果(sufficient result),因此將低解析度AD轉換應用於具有大入射光量的像素。
13此外，可以列並行地對上/下計數器34執行計數量或控制的切換。
在該原理的以上描述中，作為示例描述了基準電壓Vrefa擁有下降斜坡
斜坡的梯度的符號可以彼此相反。換言之，基準電壓Vrefa可以具有上升斜 坡，而基準電壓Vreft可以具有下降斜坡。另外，斜坡的梯度的符號可以相同。
這裡，參考圖3描述基準電壓Vrefa和Vrefb的斜坡的梯度都為負的情況 下的AD轉換的原理。
這裡，假設在基準電壓Vrefa的梯度為-1的情況下的基準電壓Vrefb的梯 度為-n。基準電壓Vrefa以梯度-1從偏置電壓Voa變化。通過比較電路32執 行基準電壓Vrefa和單元像素11的輸出電壓Vx之間的量值確定。通過該確 定獲得比較輸出Vcol。相反，基準電壓Vrefb以梯度-n從偏置電壓Vob變化。 通過比較電路33執行基準電壓Vrefb和另 一基準電壓Vrefa之間的量值確定。 通過該確定獲得比較輸出Vco2。
關於通過比較電壓32和33的各自比較輸出Vcol和Vco2的邏輯狀態所 確定的上/下計數器34的計數量，僅以梯度-n來簡單地替換圖2所示操作中、 作為基準電壓Vrefb的梯度的梯度n。因此，如圖3中所示，可以通過僅以梯 度-n來替換圖2中所示的梯度n來簡單地如圖2的情況下那樣實現AD轉換。
然而，由於基準電壓Vrefa和基準電壓Vreft彼此交叉(cross)是必須的， 因此與基準電壓Vrefa和基準電壓Vre化的梯度的符號彼此不同的情況相比， 在梯度的符號相同的情況下，如根據圖3很清楚看到的那樣，基準電壓Vrefb 開始從高於基準電壓Vrefa的偏置電壓Voa的電壓來改變是必須的。因此， 由於擴展了基準電壓Vrefb的必要輸入範圍，因此可以說，梯度符號彼此不 同的情況是最好的。
此外，關於時鐘CK的每個時鐘的比較電路33的電壓解析度，要求在基 準電壓Vrefa與基準電壓Vrefb的斜坡的梯度的符號相同的情況下的電壓分辨 率的精度更高。例如，在斜坡的梯度的符號相同的情況下，基準電壓Vrefa 與基準電壓Vreft的差的梯度為n-l (每個時鐘的電壓差較小)，而在斜坡的 梯度的符號彼此不同的情況下，其為n+l (每個時鐘的電壓差較大)。
注意，示出了如下的示例將通過對作為第一模擬信號的偏差分量AV和 作為第二模擬信號的信號分量Vsig (其均順序地從單元像素11輸出)執行下計數和上計數來與計數操作一起執行減法處理的上/下計算器34用作根據本 示例的列處理電路15中的計數部件。然而，計數部件不限於上/下計算器34。 可以使用對於從比較電路32和33的比較操作的起始至比較操作的結束的比 較時間、與同步信號(時鐘信號)同步地執行計數操作的計數器。
返回參考圖1的描述。在從時序控制電路18提供的控制信號CS3的控 制之下的通常幀速方式中，在上/下計數器34對於行的單元像素11的計數操 作結束的時間點處，將傳輸開關35設置在導通(開啟)狀態中，並且將上/下計 數器34的計數結果傳輸至存儲器電路16中。
相反，在高速幀速方式中，在上/下計數器34對於行的單元像素11的計 數操作結束的時間點處，傳輸開關35仍處於截止(關斷)狀態中。然後，在上/ 下計數器34對於下一行的單元像素11的計數操作結束的時間點處，將傳輸 開關35設置在導通狀態中，並且將為例如豎直的兩個像素獲得的上/下計數 器34的計數結果傳輸至存儲器電路36。
這樣，通過比較電路32和33的各自操作以及相應一個列處理電路15中 的上/下計數器34，將從像素陣列部分12的相應一個單元像素11經由相應一 根列信號線22-l -21-m為相應一列提供的輸出信號(模擬電壓)Vx轉換為數字 信號，並且將該數位訊號存儲在相應一個存儲器電路36中。
使用移位寄存器和地址解碼器配置列掃描電路16,並且其對列處理電路 15執行列尋址和列掃描的控制。在列掃描電路16執行的控制之下，在各自 列處理電路15中通過AD轉換獲得的數位訊號被順序地讀取至水平輸出線 17,並且經由水平輸出線17作為圖像拾取數據輸出。
接下來，參考圖4中所示的時序圖描述具有上述配置的CMOS圖像傳感 器10的操作。這裡，假設基準電壓Vrefl Vref4的斜坡的梯度為-n，並且基 準電壓Vref5的斜坡的梯度為n。
注意，雖然省略了單元像素11的具體操作的描述，但是在已經知道的單 元像素11中執行復位操作和傳輸操作。在復位操作中，在將電勢復位至預定 電勢的情況下，將FD單元的電勢作為單元像素11的輸出的偏差分量AV輸 出至相應一根列信號線22-l 22-m。在傳輸操作中，在從光電轉換元件傳輸 通過光電轉換所獲得的電荷的情況下，將FD單元的電勢作為信號分量Vsig 輸出至相應一根列信號線22-1 ~ 22-m。
在第一讀取中，讀取偏差分量AV。在這種情況下，基準電壓選擇電路31從基準電壓Vrefl ~ Vref4之中選擇基準電壓Vrefl。因此，比較電路32將單 元像素11的輸出電壓Vx與基準電壓Vrefl相比較以獲得比較結果Vcol。同 時，比較電路33將基準電壓Vrefl與基準電壓Vref5相比較以獲得比較輸出 Vco2。
在本例中，首先，發生比較輸出Vcol從"H，，電平到"L，，電平的轉換， 然後發生比較輸出Vco2從"H"電平到"L"電平的轉換。因此，在比較輸 出Vcol和Vco2兩者均具有"H"電平的時間段中將計數量設置為n。在僅 比較結果Vco2具有"H"電平的時間段中將計數量設置為n+l。上計數與時 鍾CK同步地執行。完成第一讀取的時間點處的計數器值對應於Vo-AV。這 裡，Vo是基準電壓Vref5的初始電壓。
在比較電路32執行的電平確定中，以基準電壓Vref4、基準電壓Vref3 和基準電壓Vref2的次序將單元像素11的輸出電壓Vx與每個基準電壓 Vref2 ~ Vref4的初始電壓相比較。當初始電壓首次超過輸出電壓Vx時，選擇 為其提供該初始電壓的基準電壓。這樣，具有低梯度的斜坡的基準電壓在AD 轉換時間段中穿過(cross)輸出電壓Vx。在圖4中所示的示例中，選擇基準 電壓Vref3。
雖然如在第一讀取的情況下那樣在第二讀取中切換計數量，但是在第二 讀取中執行下計數。換言之，在圖4所示的示例中，在比較輸出Vcol和Vco2 兩者均具有"H"電平的時間段中，將計數量設置為n。在僅比較輸出Vco2 具有"H"電平的時間段中，將計數量設置為n+l。下計數與時鐘CK同步地 執行。由於通過下計數獲得的量對應於Vo-(Vsig+AV)，因此AD轉換時間段 中的最終計數器值對應於信號分量Vsig。
這裡，考慮了如下的情況假設在現有技術中通過其可獲得12位AD轉 換的解析度的基準電壓的斜坡的梯度為-1,假設在本實施例作為具有較小梯 度的基準電壓的基準電壓Vrefl-Vref4的梯度為-1，並且假設另一基準電壓 Vref5的梯度n為4。注意，當在現有技術中採用具有梯度4的基準電壓時， 儘管AD轉換的速度較高，但是AD轉換的解析度為10位。
在上述狀況下，現有技術中12位AD轉換所需要的時鐘數是4096個時 鍾，需要比1024個時鐘(其為現有技術中10位AD轉換所需要的時鐘數) 情況下的轉換時間長4倍的轉換時間。
相反，在本實施例中，當對於單元像素11的入射光量較小時，在信號分量Vsig的第二讀取中也選擇在偏差分量AV的第一讀取中所使用的相同基準 電壓，從而獲得12位的AD轉換解析度。相反，當對於單元像素11的入射 光量較大時，當執行電平確定時，將偏置添加至具有梯度1的基準電壓，並 且使用具有梯度4的基準電壓Vref5執行偏置校正，從而獲得IO位的AD轉 換解析度。
換言之，在本實施例中，在1024個時鐘的AD轉換時間中，對具有與最 大幅值的四分之一相對應的小幅值的信號應用12位AD轉換，而對具有大幅 值的信號應用10位AD轉換。可以以列並行的方式執行12位AD轉換和10 位AD轉換之間的切換。第二讀取中AD轉換所需時間對應於現有技術的10 位AD轉換的時間，並且AD轉換的速度較高。
單元像素11的輸出的隨機噪聲分量包含均等地包括在每次讀取中的讀 噪聲分量以及與入射光量的平方根成比例的散粒噪聲分量。圖5中所示的關 系是對於入射光量(即，單元像素11的輸出的幅值)所獲得的。換言之，CMOS 圖像傳感器具有如下的特性當入射光量增大時，隨機噪聲也增大。因此， 即使當將10位AD轉換應用於具有較大幅值的信號時，也不存在實際問題。
在具有上述配置的CMOS圖像傳感器10中，具有不同梯度的斜坡的多 種基準電壓(在圖1中，基準電壓Vrefl Vref4和基準電壓Vref5)的梯度比 率是任意設置的。可根據每個低亮度區域及高亮度區域中的AD轉換解析度 來設置該比率。
另外，作為具有低梯度的斜坡的基準電壓，具有相同梯度並且具有不同 偏置的多個電壓是必須的。當要從如圖1中所示的列處理電路15的外部提供 基準電壓時，要提供具有相同梯度的斜坡並且具有不同偏置的多個基準電壓。 要提供的基準電壓的數量可根據單元像素11的輸出的幅值來任意確定。然 而，當具有不同梯度的基準電壓(在圖1中，基準電壓Vrefl Vref4和基準 電壓Vref5)的梯度的絕對值的比率為l:n時，最好使用n個或者更多類型的 不同偏置來切換具有較小梯度的基準電壓。
如上所述，在安裝了列並行ADC的CMOS圖像傳感器10中，使用n個 基準電壓(即，本例中的四個基準電壓Vrefl ~ Vref4 )(而不是單個基準電壓 Vref)來作為具有斜坡的基準電壓，以便於執行單元像素11的輸出電壓Vx 的電平的確定。使用從基準電壓Vrefl ~ Vref4之中選擇的基準電壓來執行電 平確定，以使得該基準電壓適合於輸出電壓Vx的電平，由此可以減小AD轉換所需的時間，以使得其為使用單個基準電壓Vref的情況下的時間的l/n。 因而，可以提高AD轉換的操作速度。
特別地，採用如下的配置其中，除了四個基準電壓Vrefl Vref4之夕卜，
Vref5;其中，在列處理電路15中包含比較電路32 (其用於將單元像素11的 輸出電壓Vx與基準電壓Vrefl Vref4中的任何一個相比較)和比較電路33 (其用於將基準電壓Vrefl Vref4中的一個與基準電壓Vref5相比較)；並且其 中，通過比較電路32和33以及上/下計數器34的各自操作來執行AD轉換 的操作，由此無需依賴於基準電壓Vrefl Vref4的偏置精度，即，即使在基準 電壓的偏置電壓之中的差異相互不等的情況下，也可以高速地執行高解析度 AD轉換(這從圖2的(c)部分及圖3的(c)部分中可清楚地看到)。因此，可以 以高幀速獲得具有高畫質的圖像。
將高解析度AD轉換應用於具有小入射光量(其中由散粒噪聲導致的隨 機噪聲分量較小，並且對於其需要高解析度AD轉換)的單元像素的輸出。 將具有相比較低的解析度的AD轉換應用於具有較大入射光量(其中，隨機 噪聲顯著)的單元像素的輸出。通過並行的列處理電路15執行用於高解析度 AD轉換和具有相比較低的解析度的AD轉換之間的切換的確定，並且在隨後 階段不需要複合(composition)處理等。
根據本實施例的CMOS圖像傳感器10中的AD轉換所需的時間對應於 根據現有技術示例的CMOS圖像傳感器中具有相比較低的解析度的AD轉換 所需的時間。因此，CMOS圖像傳感器10中的AD轉換的速度比使用現有獲 得如下質量的情況下的AD轉換速度高几倍所述質量是指與通過執行被應 用於具有較小入射光量的單元像素的高解析度AD轉換所獲得的質量相等的 質量。AD轉換操作的短時間段可有助於整個CMOS圖像傳感器10的功耗的 降低。
圖6是示出根據本發明第二實施例的固態圖像拾取設備(例如，安裝了 列並行ADC的CMOS圖像傳感器)的配置的框圖，並且在該圖中，由相同 的附圖標記表示與圖1中所示部分相一致的部分。
在才艮據第一實施例的CMOS圖4象傳感器10中，採用了如下的配置其
18中，從列處理電路15的外部提供具有不同梯度的斜坡並且具有不同偏置的多
個基準電壓。相反，在根據本實施例的CMOS圖像傳感器50中，採用了如 下的配置其中，在列處理電路15A中添加偏置。除了上述配置之外的配置 基本與根據第一實施例的CMOS圖像傳感器10中的配置相同。
具體地，如圖6中所示，提供了如下的配置其中，在DAC141中生成 單個基準電壓Vrefl,列處理電路15A具有為相應一列將偏置添加至基準電 壓Vrefl的偏置生成電路37，代替基準電壓選擇電路31。偏置生成電路37 通過將偏置Vol Vo4中的任意之一添加至從DAC 141輸入的基準電壓Vrefl 生成基準電壓Vrefl—off。下面描述偏置生成電路37的操作的具體配置。
在圖7中，提供了用於說明根據本實施例的CMOS圖像傳感器50的電 路操作的時序圖。除了電平確定的操作之外的操作與根據第 一 實施例的 CMOS圖像傳感器10 (其中，從列處理電路15的外部提供具有相同梯度的 斜坡並且具有不同偏置的多個基準電壓)的情況下的操作相同。
在電平確定的操作中，在偏置生成電路37中順序地設置基準電壓 Vrefl—off的偏置值。在基準電壓Vrefl—off首次超過單元像素11的輸出電壓 Vx (其根據比較電路32的比較輸出Vcol的結果來確定)的情況下，為每一 列保持一個偏置值，並且在第二讀取中執行AD轉換。
在圖7中所述的示例中，以偏置值Vo4、偏置值Vo3和偏置值Vo2的次 序將輸出電壓Vx與偏置值Vo2 Vo4中的每一個相比較。這裡，由於偏置值 Vo3超過輸出電壓Vx，因此電平確定在該時間點處結束，並且處理前進至讀 取信號分量Vsig和偏差分量AV的操作。當偏置值Vo3未超過輸出電壓Vx 時，如在圖7中使用虛線所示的那樣，將輸出電壓Vx與偏置電壓Vo2相比 較。甚至當偏置值Vo2未超過輸出電壓Vx時，也使用作為第一讀取中使用 的相同偏置的偏置Vol來執行讀取。
當輸出電壓Vx的信號幅值較小時，由於使用了偏差分量AV的讀取中所 使用的相同偏置，因此如在圖4中所示操作(其使用圖1中所示配置來執行) 的情況下那樣實現了高解析度AD轉換。
(偏置生成電路)
圖8是示出偏置生成電路37的配置的一個示例的框圖。如圖7中所示， 使用電容器371、緩衝器372、開關元件373、或(OR)門374以及與(AND)門375來配置偏置生成電^各37。
基準電壓Vrefl輸入至電容器371的一端，並且基準電壓Vref5輸入至開 關元件373的一端。電容器371和開關元件373的各自另一端共同地連接至 緩衝器372的輸入端，以使得它們配置採樣保持電路。
由圖6中所示的時序控制電路18生成的兩個控制信號SW1和SW2提供 至偏置生成電路37。控制信號SW1是用於初始化偏置生成電路37的信號。 控制信號SW2是用於有效地進行比較電路32所執行的電平確定的信號。
控制信號SW1用作為或門374的一個輸入，並且控制信號SW2用作與 門375的一個輸入。與門375將比較電路32的比較輸出Vcol用作為另一輸 入。或門374將與門375的輸出用作為另一輸入。或門374的輸出被提供為 開關元件373的控制信號SWo。
然後，參考圖9中所示的時序圖描述具有上述配置的偏置生成電路37的 電路操作。
如根據第一實施例的CMOS圖像傳感器10的情況下那樣，在獲得復位 電平(偏差分量)AV之後，信號電平(信號分量)Vsig輸出至相應一根列 信號線22-l 22-m。在比較電路32中執行電平確定的操作。在電平確定的時 間段中，將控制信號SW的電平設置為"H"。因此，比較電路32的比較輸 出Vcol通過與門375，並且經由或門374作為開關元件373的控制信號SWo 被提供至開關元件373。
接下來，在基準電壓Vref5超過單元像素11的輸出電壓Vx的情況下， 發生比較電路32的輸出電壓Vcol從"L"電平至"H"電平的轉變。在這種 情況下保持基準電壓Vref5。關於緩衝器372的輸出電壓(基準電壓)Vrefl_off, 該電壓從對該電壓添加與保持電壓對應的已添加偏置的狀態沿著基準電壓 Vrefl的^H皮變化。
在圖9的(A)部分中，由於輸出電壓Vx是高電壓，因此沒有偏置添加至 斜坡，使用該斜坡的操作與使用用於獲取復位電平所執行的斜坡的操作相同。 相反，在圖9的(B)部分中，由於輸出電壓是低電壓，因此獲得了向其添加在 電平確定中保持電壓的時間處所確定的偏置的基準電壓Vrefl—off。
最後，通過將控制信號SW1的電平設置為"H"電平來初始化偏置生成 電路37，並且開始獲得復位電平的下一操作。
如從以上描述清楚看到的那樣，根據本實施例的CMOS圖像傳感器50與根據第一實施例的CMOS圖像傳感器10的不同之處在於通過列處理電 路15A中的偏置生成電路37將偏置添加至基準電壓Vrefl。然而，AD轉換 的基本操作與根據第一實施例的CMOS圖像傳感器10中的AD轉換的操作 相同。因此，在根據本實施例的CMOS圖像傳感器50中同樣可以獲得與根 據第一實施例的CMOS圖像傳感器10中所獲得的功能效果相類似的功能效 果。換言之，可以以高速度地執行高解析度AD轉換，以使得可以高幀速地 獲得高品質的圖像。
注意，在上述第一和第二實施例中，每一個列處理電^各15或15A都布 置用於像素陣列部分12的相應一個像素列。然而，可以採用如下的系統配置 其中，每一個列處理電路15或15A都布置用於相應的多個像素列，通過開 關部件執行從多個列的單元像素11提供的輸出電壓Vx之間的切換，以及將 一個所選輸出電壓Vx提供至公共的列處理電路15或15A。
根據第一或第二實施例的、其中安裝了列並行ADC的上述CMOS圖像 傳感器10或50適於作為圖像拾取裝置的圖像拾取設備而在諸如可攜式攝像 機、數位相機以及用於包含行動電話的行動裝置的相機模塊之類的圖像拾取 裝置中使用。
這裡，將圖像拾取裝置稱為固態圖像拾取設備，其用作圖像拾取設備； 相機模塊(例如，其用於將其安裝在諸如行動電話之類的電子設備中的狀況 下)，其包含將對象的圖像光線聚集在固態圖像拾取設備的圖像拾取面(光線 接收面)上的光學系統以及固態圖像拾取設備的信號處理電路；或相機系統， 諸如數位相機或可攜式攝像機，該相機系統中安裝了相機模塊。
圖IO是示出根據本發明的圖像拾取裝置的配置的一個示例的框圖。如圖 10中所示，使用包含鏡頭61、圖像拾取設備62、相機信號處理電路63、系 統控制器64等的光學系統配置根據本發明的圖像拾取裝置。
鏡頭61將來自對象的圖像光線聚集在圖像拾取設備62的圖像拾取面上。 圖像拾取設備62將通過把經由鏡頭61在圖像拾取面上聚集的圖像光線以像 素為單元轉換為電信號而獲得的圖像信號進行輸出。使用根據上述第一或第 二實施例的、安裝了列並行ADC的CMOS圖像傳感器10或50作為圖像拾 取設備62。相機信號處理電路63對輸出自圖像拾取設備62的圖像信號執行各種類 型的信號處理。系統控制器64對圖像拾取設備62和相機信號處理電路63執 行控制。具體地，如果圖像拾取設備62的列並行ADC可執行與各自操作方 式(包含通常幀速方式，其使用讀取與所有像素有關的信息的逐級掃描方 案；以及高速幀速方式，其中與通常幀速方式的情況相比較，像素ll的曝光 時間被設置為1/N，並且幀速增大N倍)相對應AD轉換操作，那麼相機信 號處理電路63根據來自外部的指令執行操作方式之間的切換控制等。
如上所述，根據第一或第二實施例的、其中安裝了列並行ADC的CMOS 圖像傳感器10或50作為圖像拾取裝置的圖像拾取設備62用在諸如可攜式攝 像機、數位相機以及用於包含行動電話的行動裝置的相機模塊等之類的圖像 拾取裝置中，因為CMOS圖像傳感器10或50可以高速地執行高解析度AD 轉換，由此可執行高速圖像拾取。此外，由於AD轉換操作的時間段較短， 因此具有可以降低CMOS圖像傳感器並且進一步降低整個圖像拾取裝置的功 耗的優點。
權利要求
1. 一種固態圖像拾取設備，其特徵在於包括像素陣列部分，在其中以矩陣形式二維地布置包含光電轉換元件的單元像素，並且將每條列信號線布置在用於單元像素以矩陣形式的布置的相應一列中；行掃描部件，用於基於逐行地選擇性控制像素陣列部分的各自單元像素；以及模數轉換部件，用於將從行掃描部件經由相應一根列信號線選擇性控制的行的相應一個像素單元輸出的模擬信號轉換為數位訊號，其中，模數轉換部件包含第一比較部件，用於將所述模擬信號與具有相同梯度的斜坡的多個第一基準電壓中的任意之一相比較，第二比較部件，用於將具有和第一基準電壓的斜坡的梯度不相同的梯度的第二基準電壓與第一比較部件使用的多個第一基準電壓之一相比較，以及計數部件，用於使用根據第一和第二比較部件的比較結果的計數量來執行計數操作，並且將所述計數操作獲得的計數器值提供為數位訊號。
2. 如權利要求1所述的固態圖像拾取設備，其特徵在於包含基準電壓生成部件，用於生成具有相同梯度的斜坡並且具有不同偏置的 多個基準電壓，作為所述多個第一基準電壓， 其中，模數轉換部件包含基準電壓選擇部件，用於根據所述模擬信號的信號電平來選擇所述多個 第一基準電壓中的任意之一，並且用於將所述多個第一基準電壓之一提供至 第一比較部件。
3. 如權利要求1所述的固態圖像拾取設備，其特徵在於包含 基準電壓生成部件，用於生成具有斜坡的單個基準電壓， 其中，模數轉換部件包含偏置生成部件，用於根據所述模擬信號的信號電平為所述單個基準電壓 提供偏置以便於切換電壓，並且用於將所述單個基準電壓作為所述多個第一 基準電壓中的任意之一提供至第一比較部件。
4. 如權利要求1所述的固態圖像拾取設備，其特徵在於第一基準電壓的斜坡的梯度的符號與第二基準電壓的斜坡的梯度的符號 ^皮Jt不同。
5. 如權利要求1所述的固態圖像拾取設備，其特徵在於根據第 一和第二基準電壓的斜坡的梯度來切換計數部件的所述計數量。
6. 如權利要求1所述的固態圖像拾取設備，其特徵在於根據第 一和第二比較部件的比較結果的邏輯狀態來切換計數部件的所述 計數量。
7. —種用於驅動固態圖像拾取設備的方法，所述固態圖像拾取設備包含 像素陣列部分，在其中以矩陣形式二維地布置包含光電轉換元件的單元像素，並且將每條列信號線布置在用於單元像素以矩陣形式的布置的相應一 列中，以及行掃描部件，用於基於逐行地選擇性控制像素陣列部分的各自單元像素， 所述方法的特徵在於包含第 一比較步驟，將從行掃描部件經由相應一根列信號線選擇性控制的行 的相應一個像素單元輸出的模擬信號與具有相同梯度的斜坡的多個第一基準 電壓的任意之一相比較；第二比較步驟，將具有與第一基準電壓的斜坡的梯度不同的梯度的斜坡 的第二基準電壓和第 一 比較步驟中使用的多個第 一基準電壓的所述之一相比 較；以及計數步驟，使用根據第 一和第二比較步驟中的比較結果的計數量來執行 計數操作，並且將該計數操作獲得的計數器值提供為數位訊號。
8. —種圖像拾取裝置，其特徵在於包括固態圖像拾取設備，其包含像素陣列部分，在其中以矩陣形式二維地 布置包含光電轉換元件的單元像素，並且將每個列信號線布置在用於單元像 素以矩陣形式的布置的相應一列中；行掃描部件，用於基於逐行地選擇性控 制像素陣列部分的各自單元像素；以及模數轉換部件，用於將從行掃描部件 經由相應一根列信號線選擇性控制的行的相應一個像素單元輸出的模擬信號 轉換為數位訊號；以及光學系統，其將來自對象的光線引至固態圖像拾取設備的圖像拾取面上，其中，模數轉換部件包含第一比較部件，用於將所述模擬信號與具有相同梯度的斜坡的多個第一基準電壓中的任意之一相比較，第二比較部件，用於將具有和第一基準電壓的斜坡的梯度不相同的梯度 的斜坡的第二基準電壓與第 一 比較部件使用的多個第 一基準電壓之一相比 較，以及計數部件，用於使用根據第一和第二比較部件的比較結果的計數量來執 行計數操作，並且用於將所述計數操作獲得的計數器值提供為數位訊號。
全文摘要
具有列並行ADC的CMOS傳感器可以執行高速高解析度的AD轉換。具有列並行ADC的CMOS圖像傳感器(10)使用具有不同斜坡傾角的基準電壓Vref1～Vref4以及基準電壓Vref5。該CMOS圖像傳感器(10)包含比較電路(32)，其將單元像素(11)的輸出電壓Vx與基準電壓Vref1～Vref4相比較；以及比較電路(33)，其將基準電路Vref1～Vref4與基準電壓Vref5相比較。比較電路(32)和比較電路(33)排列在列處理電路(15)中。通過操作比較電路(32，33)以及上/下計數器(34)，可以執行高速高解析度的AD轉換。
文檔編號H04N5/369GK101523899SQ20078003752
公開日2009年9月2日 申請日期2007年9月18日 優先權日2006年10月6日
發明者大池佑輔 申請人:索尼株式會社