提高浮體效應存儲單元寫入速度的方法及半導體器件的製作方法

2023-07-28 19:27:26

專利名稱：提高浮體效應存儲單元寫入速度的方法及半導體器件的製作方法
技術領域：
本發明涉及半導體製造技術領域，尤其是一種能夠提高浮體效應存儲單元寫入速度的製造方法及中間過渡半導體器件。
背景技術：
嵌入式動態存儲技術的發展已經使得大容量的動態隨機存取存儲器(Dynamic Random Access Memory，即 DRAM)在目前的系統級晶片(System on a Chip，即 SoC)中非常普遍。大容量嵌入式動態隨機存取存儲器給SoC帶來了諸如改善帶寬和降低功耗等只能通過採用嵌入技術來實現的各種好處。傳統嵌入式動態隨機存取存儲器(embbeded Dynamic Random Access Memory，即eDRAM)的每個存儲單元除了電晶體之外，還需要一個深溝槽電容器結構，電容器的深溝槽使得存儲單元的高度比其寬度大很多，造成製造工藝困難。其製作工藝與CMOS超大規模集成電路工藝非常不兼容，限制了它在嵌入式系統晶片(SoC)中的應用。浮體效應存儲單元(Floating Body Cell,即FBC)是一種有希望替代eDRAM的動態隨機存取存儲器。FBC是利用浮體效應(Floating Body Effect，即FBE)的動態隨機存儲器單元，其原理是利用絕緣體上矽(Silicon on hsulator，即S0I)器件中氧埋層(BOX)的隔離作用所帶來的浮體效應，將被隔離的浮體(Floating Body)作為存儲節點，實現寫「 1」 和寫「O」。圖IA IB是FBC的工作原理示意圖。在圖IA中以NMOS為例，在柵極(G)和漏極 ⑶端加正偏壓，器件導通，由於橫向電場作用，電子在漏極附近與矽原子碰撞電離，產生電子空穴對，一部分空穴被縱向電場掃入襯底，形成襯底電流，由於有氧埋層的存在，襯底電流無法釋放，使得空穴在浮體積聚，定義為第一種存儲狀態，可定義為寫「1」。寫「O」的情況如圖IB所示，在柵極上施加正偏壓，在漏極上施加負偏壓，通過PN結正向偏置，空穴從浮體發射出去，定義為第二種存儲狀態。由於襯底電荷的積聚，會改變器件的閾值電壓(Vt)，可以通過電流的大小感知這兩種狀態造成閾值電壓的差異，即實現讀操作。由於浮體效應存儲單元去掉了傳統DRAM中的電容器，使得其工藝流程完全與CMOS工藝兼容，同時可以構成密度更高的存儲器，因此有希望替代現有的傳統eDRAM應用於嵌入式系統晶片中。浮體效應存儲單元在寫「1」時，載流子一邊在襯底積聚，一邊會從源極慢慢的洩漏，發明人認為，浮體效應存儲單元的寫入(「1」)的速度還有待提高。

發明內容
本發明的目的是提高浮體效應存儲單元的寫入速度。本發明首先提出一種能夠提高浮體效應存儲單元的寫入速度的製作方法，包括以下步驟步驟一提供底層矽，所述底層矽上形成有埋氧層，所述埋氧層上形成有襯底，所述襯底上依次形成有柵氧化層以及柵極，所述柵極下方的襯底中形成溝道，在所述柵極與柵氧化層表面以及襯底表面沉積側牆材料，在側牆材料沉積的過程中，反應物等離子體的引入方向與源極位置的襯底表面的夾角小於90度，而與漏極位置襯底表面的夾角大於90 度，使得靠近源極位置的柵極側壁上的側牆材料厚度超過靠近漏極位置的柵極側壁上的側牆材料；步驟二 對側牆材料進行刻蝕，在柵極與柵氧化層兩側形成側牆，且靠近源極位置的側牆的寬度大於靠近漏極位置的側牆的寬度；步驟三以所述側牆為掩模，進行重摻雜以及退火工藝，在柵極兩側的襯底中形成源極以及漏極。本發明其次還提出一種浮體效應存儲單元的中間半導體器件，包括底層矽，形成在底層矽上的埋氧層，形成在埋氧層上的襯底，依次形成在襯底上的柵氧化層以及柵極，沉積在柵極與柵氧化層表面以及襯底表面的側牆材料，其中靠近源極位置的柵極側壁上的側牆材料厚度超過靠近漏極位置的柵極側壁上的側牆材料。本發明通過在側牆材料沉積過程中，斜角引入反應物等離子體，使得沉積後的薄膜，在漏端側壁上的側牆材料較薄，在源端側壁上的側牆材料較厚，使得經過側牆刻蝕工藝後，漏端的側牆寬度減小，而源端的側牆寬度增大，在接下來的源漏重摻雜注入和退火工藝後，漏端的摻雜離子離溝道距離被拉近，源端的摻雜離子與溝道和襯底的距離被拉遠，一方面提高了漏端溝道中的縱向電場，增大了襯底電流，另一方面降低了積聚載流子從源端的洩漏速度，從而提高了浮體效應存儲單元的寫入速度。


通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及其它目的、特徵和優勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。並未刻意按實際尺寸等比例縮放繪製附圖，重點在於示出本發明的主旨。圖IA為向浮體效應存儲單元寫「1」的過程；圖IB為向浮體效應存儲單元寫「0」的過程；圖2A 2C為傳統浮體效應存儲單元的側牆形成過程示意圖；圖3A 3C為本發明的浮體效應存儲單元的側牆形成過程示意圖。
具體實施例方式通常工藝中，浮體效應存儲單元的側牆形成(沉積與刻蝕)過程如圖2A 2C所
7J\ ο首先是側牆材料沉積，沉積後器件的截面如圖2A所示。圖中的浮體效應存儲單元包括底層矽10，所述底層矽10例如為絕緣體上矽；形成在底層矽10之上埋氧層20 ；形成在埋氧層20之上的襯底30，所述的襯底30可以為矽襯底，當然在某些場合下，鍺襯底、矽鍺襯底或者其它半導體材料也能適用；形成在襯底30中的淺溝隔離槽31 (shallow trench isolation,即STI)，用於將各個浮體效應存儲單元隔離開；依次形成在襯底30上的柵氧化層41以及柵極42，位於柵極42下方的襯底30中的溝道；形成在柵極42兩側的襯底30中的源極輕摻雜區43以及漏極輕摻雜區45 ；沉積在所述柵極42與柵氧化層41表面以及襯底30表面的側牆材料470，所述側牆材料470對稱分布在柵極42的兩個相對的側面。
接下來，採用各向異性的幹法刻蝕工藝，對側牆材料470進行回刻，回刻完成後在柵極42與柵氧化層41的兩個相對的側面上形成對稱的側牆47，如圖2B所示。然後是源、漏重摻雜以及退火工藝，以所述側牆47為掩模，對襯底30進行重摻雜， 形成源極44與漏極46，如圖2C所示。在本實施方式中，源極44與漏極46中的摻雜離子距離器件溝道的距離d，由側牆47的寬度所決定。再回到圖1A，可知對浮體效應存儲單元寫「1」的速度是由襯底電流的大小和積聚的載流子從源極洩漏的速度共同決定的。通過提高浮體效應存儲單元的襯底電流，就可以提高浮體效應存儲單元的寫入速度。此外，減少襯底積聚的載流子從源極洩漏，也可以達到提高浮體效應存儲單元寫入速度的目的。基於以上理論，發明人對現有浮體效應存儲單元提出改進，使其具有減小的漏極側牆寬度與增大的源極側牆寬度，進而提高存儲單元寫入速度。所採用的工藝流程如圖3A 3C所示。首先，步驟一，製備中間過渡器件，包括底層矽10，形成在底層矽10上的埋氧層 20，形成在埋氧層20上的襯底30，形成在襯底30中的淺溝隔離槽31 (可選)，依次形成在襯底30上的柵氧化層41以及柵極42，位於柵極42下方的襯底30中的溝道，形成在柵極 42兩側的襯底30中的源極輕摻雜區43以及漏極輕摻雜區45 (可選)。參見圖3A，對上述中間器件進行側牆材料470沉積。如圖所示，在側牆材料沉積的過程中，斜角引入反應物等離子體，反應物等離子體的引入方向與源極位置的襯底30表面的夾角小於90度，而與漏極位置襯底30表面的夾角大於90度。等離子體的引入方向向源極位置傾斜，因此靠近源極位置的柵極側壁上形成較厚的側牆材料470，同時靠近漏極位置的柵極側壁上形成較薄的側牆材料470。接下來，步驟二，對側牆材料470進行幹法刻蝕，刻蝕採用的等離子體與襯底表面垂直，在柵極42與柵氧化層41的兩側形成側牆471、472，刻蝕後器件的截面如圖所示。 由於漏極位置的柵極側壁的側牆材料470較薄，靠近漏極位置的側牆472寬度會減小；由於源極位置的柵極側壁上的側牆材料470較厚，靠近源極位置的側牆471寬度會增大。靠近源極位置的側牆471寬度約為靠近漏極位置的側牆472的寬度的1. 1 3倍，相應的，步驟一中，反應物等離子體的引入方向與源極位置的襯底30表面的夾角為30度 85度。然後，步驟三，以所述側牆471、472為掩模，進行重摻雜以及退火工藝，在柵極42 兩側的襯底30中形成源極44以及漏極46。由於摻雜離子與器件溝道的距離由側牆的寬度所決定，因此重摻雜後，漏極46的摻雜離子與器件溝道的距離被拉近，源極44的摻雜離子與器件溝道的距離被拉遠，即源極的摻雜離子與襯底之間的距離也被拉遠，如圖3C所示。因此，參考圖3C所示，一方面，由於漏極46的摻雜離子與器件溝道的距離被拉近， 從而提高了漏極溝道中的縱向電場，由橫向電場加速的載流子碰撞產生的電子空穴對，空穴會在更強的縱向電場作用下被掃入襯底30，增大了襯底電流；另一方面，源極44的摻雜離子與器件襯底30的距離被拉遠，從而降低了積聚載流子從源極44的洩漏速度。所以，本發明通過改進側牆形成工藝，提高了浮體效應存儲器單元的寫入速度。本發明雖然以較佳實施例公開如上，但其並不是用來限定權利要求，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以做出可能的變動和修改，因此本發明的保護範圍應當以本發明權利要求所界定的範圍為準。
權利要求
1.一種提高浮體效應存儲單元寫入速度的製造方法，包括以下步驟步驟一提供底層矽，所述底層矽上形成有埋氧層，所述埋氧層上形成有襯底，所述襯底上依次形成有柵氧化層以及柵極，所述柵極下方的襯底中形成溝道，在所述柵極與柵氧化層表面以及襯底表面沉積側牆材料，在側牆材料沉積的過程中，反應物等離子體的引入方向與源極位置的襯底表面的夾角小於90度，而與漏極位置襯底表面的夾角大於90度，使得靠近源極位置的柵極側壁上的側牆材料厚度超過靠近漏極位置的柵極側壁上的側牆材料；步驟二 對側牆材料進行刻蝕，在柵極與柵氧化層兩側形成側牆，且靠近源極位置的側牆的寬度大於靠近漏極位置的側牆的寬度；步驟三以所述側牆為掩模，進行重摻雜以及退火工藝，在柵極兩側的襯底中形成源極以及漏極。
2.如權利要求1所述的方法，其特徵在於步驟一中，所述襯底中還形成淺溝隔離槽。
3.如權利要求1所述的方法，其特徵在於步驟一中，柵極兩側的襯底中還形成源極輕摻雜區以及漏極輕摻雜區。
4.如權利要求1所述的方法，其特徵在於步驟一中，反應物等離子體的引入方向與源極位置的襯底表面的夾角為30度 85度。
5.如權利要求1所述的方法，其特徵在於步驟二中，所述靠近源極位置的側牆的寬度為靠近漏極位置的側牆的寬度的1. 1 3倍。
6.一種半導體器件，包括底層矽，形成在底層矽上的埋氧層，形成在埋氧層上的襯底， 依次形成在襯底上的柵氧化層以及柵極，沉積在柵極與柵氧化層表面以及襯底表面的側牆材料，其特徵在於靠近源極位置的柵極側壁上的側牆材料厚度超過靠近漏極位置的柵極側壁上的側牆材料。
全文摘要
本發明提出一種能夠提高浮體效應存儲單元寫入速度的製造方法及中間過渡半導體器件，屬於半導體製造技術領域。本發明的核心為在沉積側牆材料時，反應物等離子體的引入方向與源極位置的襯底表面的夾角小於90度，而與漏極位置襯底表面的夾角大於90度；對側牆材料進行刻蝕，在柵極兩側形成側牆，且靠近源極的側牆的寬度大於靠近漏極的側牆的寬度；以側牆為掩模，進行重摻雜以及退火工藝，形成源極以及漏極，且漏極的摻雜離子離溝道距離被拉近，源極的摻雜離子與溝道和襯底的距離被拉遠。本發明一方面提高了漏極溝道中的縱向電場，增大了襯底電流，另一方面降低了積聚載流子從源極的洩漏速度，從而提高了浮體效應存儲單元的寫入速度。
文檔編號H01L21/8242GK102437124SQ201110366188
公開日2012年5月2日 申請日期2011年11月17日 優先權日2011年11月17日
發明者俞柳江, 周軍 申請人:上海華力微電子有限公司