一種功率半導體器件及其製作方法與流程

2023-07-17 00:43:16 4

本發明涉及功率半導體技術領域，尤其是涉及一種功率半導體IGBT(Insulated Gate Bipolar Transistor，絕緣柵雙極型電晶體)器件及其製作方法。

背景技術：

在現有技術中，為了優化功率半導體器件的通態壓降與關斷損耗，降低器件的功耗，一般採用載流子存儲層(空穴阻擋層)結構，這種結構又被稱為「N-Enhancement Layer」(N-加強層)及「Carrier Storage N Layer」(N型載流子存儲層)。如附圖1所示，為基於載流子存儲層平面柵結構的IGBT，該結構在P-基區的下方包圍有一層N-增強層12，圖中7為發射極金屬電極，11為集電極金屬電極。本申請人於2012年12月07日申請，並於2013年03月13日公開，公告號為CN102969351B的中國發明專利《一種平面柵型IGBT晶片》即公開了上述結構。又如附圖2所示，為基於載流子存儲層溝槽柵結構的IGBT，該結構在P-基區的下方設置一個N阱(N型載流子存儲層16)來包圍P-基區，在該處形成一個空穴的勢壘，阻擋了導通狀態下空穴被發射極電極的抽取，並增大了發射極電子注入，從而增強了該處的電導調製效應，同時降低了通態壓降。圖中，4為多晶矽柵，7為發射極金屬電極，11為集電極金屬電極，16為N型載流子存儲層。本申請人於2012年12月07日申請，並於2013年03月13日公開，公開號為CN102969350A的中國發明申請《一種溝槽柵型IGBT晶片》即公開了上述結構。因為這種結構並不依賴增加背部集電極的空穴注入來實現，從而可以對背部空穴注入效率進行優化，並進一步降低器件的關斷損耗。如附圖2所示的結構中，在柵氧化層8的上部包圍有一層金屬阻擋層13，在兩個溝槽之間設置有P+擴散層14和發射層15。

一般情況下，N阱的摻雜濃度比襯底的濃度更高，並且隨著N阱的摻雜濃度提高，可以進一步降低功率半導體器件的通態壓降。然而，目前功率半導體器件的正面通常採用擴散工藝來進行摻雜，即IGBT的正面需要分別進行N阱擴散摻雜、P-基區擴散摻雜，以及N+源極區擴散摻雜，因此N阱的最高摻雜濃度受到限制。常規的IGBT正面摻雜工藝為常包括：N阱摻雜、P-基區摻雜、溝槽製作、N+源極區摻雜等步驟，其中：

N阱摻雜：對整個器件有效區(元胞區)進行N型摻雜與擴散，形成N阱，如附圖3所示；

P-基區摻雜：對整個器件有效區(元胞區)進行P-型摻雜與擴散，形成P-基區，如附圖4所示；

溝槽製作：進行溝槽的光刻與刻蝕、柵氧化層製作、多晶矽填充及多晶矽摻雜等步驟，如附圖5所示；

N+源極區摻雜：進行N+源極區注入窗口的光刻、摻雜與擴散，形成N+源極區，如附圖6所示。

圖中，1為P-基區，2為N-襯底，3為N阱，4為多晶矽柵，5為N+源極區，8為柵氧化層。

如需提高N阱的摻雜濃度，則需要提高N阱的摻雜劑量並增加擴散時間，然而這會影響到P-基區的摻雜濃度與結深(如附圖7所示，對比了將N阱摻雜濃度提高到原來2倍，而其他參數不變的情況下對P-基區的影響)，並且會導致N阱的結深過深，需要重新調整P-基區的摻雜工藝，這就增加了工藝的複雜性與難度。並且即使配合調整P-基區，使得N阱的摻雜濃度有所提高，但是N阱的摻雜濃度也不能無限制地提高，例如：N阱的摻雜濃度不能高於P-基區的摻雜濃度。

隨著溝槽柵IGBT技術的發展，器件朝著更低功耗的方向發展，一個可行的辦法是採用更高濃度的N阱，以降低器件的通態壓降。然而，對於常規的做法而言，溝槽柵IGBT的N阱(載流子存儲層)常通過擴散工藝來實現摻雜，如附圖8所示是現有技術中採用常規擴散工藝形成的N阱摻雜濃度曲線示意圖。由於它是IGBT正面擴散摻雜工藝(有3次擴散摻雜過程，分別是：N阱擴散摻雜、P-基區擴散摻雜及N+源極區擴散摻雜)中首先需要進行的，因此無法實現較高的摻雜濃度，例如：不能高於P-基區的摻雜濃度。而採用離子注入法雖然可以提高N阱的摻雜濃度，但工藝成本要求高。

技術實現要素：

有鑑於此，本發明的目的在於提供一種功率半導體器件及其製作方法，能夠克服現有溝槽柵功率半導體器件的N阱(載流子存儲層)通過擴散工藝來實現摻雜，無法實現較高的摻雜濃度的技術問題。

為了實現上述發明目的，本發明具體提供了一種功率半導體器件的技術實現方案，一種功率半導體器件，包括：P-基區、N-襯底、N阱、多晶矽柵、N+源極區、P+歐姆接觸區、發射極金屬電極和柵氧化層，所述功率半導體器件採用溝槽柵結構。所述溝槽柵結構的溝槽具有第一深度和第二深度，所述第二深度為所述溝槽的深度。所述第一深度為第一次溝槽刻蝕並進行N阱注入的深度，所述第一深度大於或等於所述P-基區的結深，所述第一深度小於所述N阱的深度。

優選的，所述溝槽柵結構的兩個溝槽中心之間的距離小於或等於2μm。

優選的，所述N阱的摻雜濃度大於或等於1e16/cm3量級。

優選的，所述N阱的摻雜濃度大於或等於1e17/cm3量級，並小於或等於1e18/cm3量級。

優選的，所述N阱的濃度峰值位於所述溝槽的第一深度處。

優選的，所述第一深度等於或大於所述P-基區的結深與所述N阱單邊擴散的結深之和。

本發明具體提供了一種功率半導體器件製作方法的技術實現方案，功率半導體器件製作方法，包括以下步驟：

S101：在N-襯底的基礎上進行P-基區的注入及擴散摻雜；

S102：在前一步驟的基礎上，進行光刻及溝槽刻蝕，並刻至第一深度；

S103：通過所述溝槽進行N阱注入，並進行高溫推進，形成N阱；

S104：在前一步驟的基礎上，繼續進行光刻及溝槽刻蝕，並刻至第二深度，完成整個溝槽的刻蝕；

S105：在所述溝槽內進行柵氧化層製作、多晶矽柵填充，以及多晶矽柵摻雜；

S106：在前一步驟的基礎上，進行N+源極區的摻雜窗口光刻、注入摻雜，在兩個溝槽之間形成所述N+源極區。

優選的，所述步驟S101進一步包括：

S1011：通過高溫氧化，在N-襯底的基礎上對器件的正面製作一層犧牲氧化層，所述犧牲氧化層的厚度為100A～600A；

S1012：在所述犧牲氧化層上塗覆一層光刻膠，然後進行曝光，並去除器件有效區上方的光刻膠，形成P-基區注入窗口；

S1013：進行P型離子注入，並去除器件表面剩餘的光刻膠；

S1014：進行高溫推進，最終形成P-基區，所述P-基區的摻雜濃度在1e17/cm3量級以上，結深為3μm～8μm。

優選的，所述步驟S102進一步包括：

S1021：進行刻蝕窗口造型：先塗覆一層光刻膠，然後進行曝光與去膠，形成溝槽刻蝕窗口；

S1022：進行溝槽刻蝕，直至第一深度，所述第一深度大於或等於所述P-基區的結深。

優選的，所述步驟S103進一步包括：

S1031：對整個器件進行N型離子注入；

S1032：進行高溫推進，形成N阱，所述N阱的摻雜濃度在1e14/cm3～1e17/cm3的量級範圍內，所述N阱的結深小於3μm。

優選的，所述步驟S104進一步包括：

S1041：進行刻蝕窗口造型：先塗覆一層光刻膠，然後進行曝光與去膠，形成溝槽刻蝕窗 口；

S1042：進行溝槽刻蝕，直至第二深度，所述第二深度為溝槽的設計深度，溝槽的設計深度在4μm～8μm之間。

優選的，所述步驟S105進一步包括：

S1051：進行高溫氧化，使溝槽的內壁生長一層柵氧化層，所述柵氧化層的厚度為0.1μm～0.5μm；

S1052：進行多晶矽沉積，所述多晶矽填充溝槽的內部；

S1053：對所述多晶矽進行N型摻雜，摻雜濃度為1e19/cm3量級以上。

優選的，所述步驟S1053進一步包括：

首先進行N型離子注入，然後通過高溫推進來實現摻雜，推進之後所述多晶矽的表面形成一層氧化層。

優選的，所述步驟S106進一步包括：

S1061：進行刻蝕窗口造型：先塗覆一層光刻膠，然後進行曝光與去膠，形成N+源極區注入窗口；

S1062：進行N型離子注入，並去除剩餘的光刻膠；

S1063：進行高溫推進，形成N+源極區，所述N+源極區的摻雜濃度為1e19/cm3量級以上，所述N+源極區的結深為1μm以下。

優選的，所述溝槽柵結構的兩個溝槽中心之間的距離小於或等於2μm。

優選的，所述N阱的摻雜濃度大於或等於1e16/cm3量級。

優選的，所述N阱的摻雜濃度大於或等於1e17/cm3量級，並小於或等於1e18/cm3量級。

優選的，所述N阱的濃度峰值位於所述溝槽的第一深度處。

優選的，所述第一深度等於或大於所述P-基區的結深，以及所述N阱進行單邊擴散的結深之和。

通過實施上述本發明提供的功率半導體器件及其製作方法的技術方案，具有如下有益效果：

(1)本發明能夠實現高濃度N阱(其濃度可高於P-基區的濃度)，從而降低功率半導體器件的通態壓降，最終實現更低的功耗；

(2)本發明N阱濃度的調節不影響P-基區的濃度與結深，能夠降低工藝的複雜度與難度；

(3)本發明無需變更現有設備，工藝成本更低。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單的介紹。顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的實施例。

圖1是現有技術中基於載流子存儲層平面柵結構的功率半導體器件剖面結構示意圖；

圖2是現有技術中基於載流子存儲層溝槽柵結構的功率半導體器件剖面結構示意圖；

圖3是現有技術常規IGBT正面摻雜工藝中進行N阱摻雜步驟的示意圖；

圖4是現有技術常規IGBT正面摻雜工藝中進行P-基區摻雜步驟的示意圖；

圖5是現有技術常規IGBT正面摻雜工藝中進行溝槽製作步驟的示意圖；

圖6是現有技術常規IGBT正面摻雜工藝中進行N+源極區摻雜步驟的示意圖；

圖7是現有技術將N阱摻雜濃度提高到原來兩倍對P-基區影響的前後對比示意圖；

圖8是現有技術中採用常規擴散工藝形成的N阱摻雜濃度曲線示意圖；

圖9是本發明功率半導體器件一種具體實施方式的剖面結構示意圖；

圖10是本發明圖9的器件剖面結構示意圖中A-A』切線處的摻雜濃度曲線示意圖；

圖11是本發明功率半導體器件製作方法一種具體實施方式中進行P-基區注入及擴散摻雜步驟的示意圖；

圖12是本發明功率半導體器件製作方法一種具體實施方式中進行第一光刻及溝槽刻蝕步驟的示意圖；

圖13是本發明功率半導體器件製作方法一種具體實施方式中進行N阱注入步驟的示意圖；

圖14是本發明功率半導體器件製作方法一種具體實施方式中進行N阱高溫推進步驟的示意圖；

圖15是本發明功率半導體器件製作方法一種具體實施方式中進行第二光刻及溝槽刻蝕步驟的示意圖；

圖16是本發明功率半導體器件製作方法一種具體實施方式中進行柵氧化層製作、多晶矽柵填充及多晶矽柵摻雜步驟的示意圖；

圖17是本發明功率半導體器件製作方法一種具體實施方式中形成N+源極區步驟的示意圖；

圖18是本發明功率半導體器件製作方法一種具體實施方式中進行摻雜窗口光刻、注入摻雜步驟的示意圖；

圖19是圖14中A部分的局部結構放大示意圖；

圖中：1-P-基區，2-N-襯底，3-N阱，4-多晶矽柵，5-N+源極區，6-P+歐姆接觸區，7-發射極金屬電極，8-柵氧化層，9-光刻膠，10-犧牲氧化層，11-集電極金屬電極，12-N-增強層，13-金屬阻擋層，14-P+擴散層，15-發射層，16-N型載流子存儲層。

具體實施方式

為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整的描述。顯然，所描述的實施例僅僅是本發明的一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其它實施例，都屬於本發明保護的範圍。

如附圖9至附圖19所示，給出了本發明功率半導體器件及其製作方法的具體實施例，下面結合附圖和具體實施例對本發明作進一步說明。

如附圖9所示，一種功率半導體器件的具體實施例，包括：P-基區1、N-襯底2、N阱3、多晶矽柵4、N+源極區5、P+歐姆接觸區6、發射極金屬電極7和柵氧化層8，功率半導體器件採用溝槽柵結構。P-基區1、N阱3、N-襯底2從上至下依次設置。在兩個溝槽之間的N阱3上部形成有P-基區1、N+源極區5、P+歐姆接觸區6和發射極金屬電極7，其中，P-基區1位於N阱3的上部，發射極金屬電極7位於兩個溝槽之間的中部，P+歐姆接觸區6位於發射極金屬電極7的下部。N+源極區5位於P-基區1的上部，並位於發射極金屬電極7的兩側。溝槽進一步包括多晶矽柵4，以及位於多晶矽柵4外側的柵氧化層8。溝槽柵結構的溝槽具有第一深度a和第二深度b，第一深度a為第一次溝槽刻蝕並進行N阱注入的深度，第二深度b為溝槽的深度。第一深度a大於或等於P-基區1的結深，第一深度a小於N阱3的深度。

作為本發明一種較佳的具體實施例，溝槽柵結構的兩個溝槽中心之間的距離L小於或等於2μm，以確保能夠實現高濃度的N阱3。本發明具體實施例採用橫向擴散形成N阱3，太寬的溝槽間距難以保證在較小的N阱結深的情況下實現橫向連續的N阱結構。

在本發明具體實施例中，N阱3的濃度大於常規濃度，常規工藝製作的N阱3的摻雜濃度通常是1e15/cm3的量級，不超過1e16/cm3量級。而本發明上述具體實施例中N阱3的摻雜濃度通常能夠超過1e16/cm3量級，達到1e17/cm3量級，甚至是1e18/cm3量級。

作為本發明一種較佳的具體實施例，N阱3的濃度峰值位於溝槽的第一深度a處，便於功率半導體器件採用刻蝕後擴散摻雜的製作工藝。第一深度a等於或稍大於P-基區1的結深c與N阱3單邊擴散的結深之和，以確保N阱3的高濃度摻雜，以及濃度調節不影響到P-基區1。如附圖19中所示，a為第一深度，c為P-基區1的結深，d為N阱3的結深，e為N阱3的單邊擴散結深。當第一深度a＝P-基區1的結深c+N阱3的單邊擴散結深e時，則P-基區1與N阱3相接(相連接)。當第一深度a＞P-基區1的結深c+N阱3的單邊擴散結深e時， 則P-基區1與N阱3相離(相互隔離)。

本發明具體實施例還提出一種通過採用N阱擴散摻雜實現上述結構的功率半導體器件的製作工藝方法，解決N阱3摻雜濃度難以提高的難題。

一種如上所述功率半導體器件製作方法的具體實施例，包括以下步驟：

S101：首先在N-襯底2的基礎上進行P-基區1的注入及擴散摻雜，如附圖11所示。

步驟S101進一步包括以下過程：

S1011：通過高溫氧化，在N-襯底2的基礎上對器件的正面製作一層犧牲氧化層(SiO2，二氧化矽)10，犧牲氧化層10的厚度為100A～600A，優選300A；

S1012：在犧牲氧化層10上塗覆一層光刻膠9，然後進行曝光，並去除器件有效區(元胞區)上方的光刻膠9，形成P-基區注入窗口；

S1013：進行P型離子注入，並去除器件表面剩餘的光刻膠9；

S1014：進行高溫推進(擴散工藝)，最終形成P-基區1，P-基區1的摻雜濃度在1e17/cm3量級以上，優選1e17/cm3，P-基區1的結深為3μm～8μm，優選3μm。

S102：在前一步驟的基礎上，進行光刻及溝槽刻蝕，並刻至第一深度a，如附圖12所示。

步驟S102進一步包括以下過程：

S1021：進行刻蝕窗口造型：先塗覆一層光刻膠9，然後進行曝光與去膠，形成溝槽刻蝕窗口；

S1022：進行溝槽刻蝕，直至第一深度a，第一深度a大於或等於P-基區1的結深。

S103：通過溝槽進行N阱注入，並進行高溫推進，形成N阱3，如附圖13和附圖14所示。由於N阱3的摻雜濃度低於N+源極區5的摻雜濃度，因此不需要設置N阱注入光刻板，可以對整個器件(矽片)都進行注入。然後進行高溫推進，形成N阱3。

步驟S103進一步包括以下過程：

S1031：進行N型離子注入，這裡無需進行光刻，可對整片矽片進行注入；

S1032：進行高溫推進(擴散工藝)，形成N阱3，N阱3的摻雜濃度視設計而定，但是濃度範圍可以很大，是常規工藝方法所不能實現的。N阱3的摻雜濃度一般在1e14/cm3～1e17/cm3的量級範圍內，優選1e17/cm3，N阱3的結深小於3μm，優選2μm。

S104：在前一步驟的基礎上，繼續進行光刻及溝槽刻蝕，並刻至第二深度b，完成整個溝槽的刻蝕，如附圖15所示。

步驟S104進一步包括以下過程：

S1041：進行刻蝕窗口造型：先塗覆一層光刻膠9，然後進行曝光與去膠，形成溝槽刻蝕窗口；

S1042：進行溝槽刻蝕，直至第二深度b，第二深度b為溝槽的設計深度，溝槽的設計深度在4μm～8μm之間，優選6μm。

S105：在溝槽內進行柵氧化層(SiO2)製作、多晶矽柵4填充，以及多晶矽柵4摻雜，如附圖16所示。

步驟S105進一步包括以下過程：

S1051：進行高溫氧化，使溝槽的內壁生長一層柵氧化層8，柵氧化層8的厚度通常為0.1μm～0.5μm，優選0.1μm；

S1052：進行多晶矽(Poly)沉積，多晶矽填充溝槽的內部；

S1053：對多晶矽進行N型摻雜，摻雜濃度為1e19/cm3量級以上，優選1e20/cm3；

步驟S1053進一步包括以下兩個過程：

首先進行N型離子注入，然後通過高溫推進來實現摻雜，推進之後多晶矽的表面形成一層氧化層。

S106：在前一步驟的基礎上，進行N+源極區5的摻雜窗口光刻、注入摻雜，在兩個溝槽之間形成N+源極區5，如附圖17所示。

步驟S106進一步包括以下過程：

S1061：進行刻蝕窗口造型：先塗覆一層光刻膠9，然後進行曝光與去膠，形成N+源極區注入窗口；

S1062：進行N型離子注入，並去除剩餘的光刻膠9；

S1063：進行高溫推進，形成N+源極區5，N+源極區5的摻雜濃度為1e19/cm3量級以上，優選1e20/cm3，N+源極區5的結深為1μm以下，優選0.5μm。

S107：完成後續的常規工藝，如附圖18所示，此部分的常規工藝可以具體參考如：CN102945804B號中國發明專利等現有技術中的相關製作方法。

本發明上述具體實施例描述的功率半導體器件製作方法能夠大幅提高N阱3的摻雜濃度，實現高濃度(濃度甚至可以比P-基區1更高)、淺結深的N阱結構，甚至可以遠高於P-基區1的摻雜濃度，從而進一步降低功率半導體器件的通態壓降，並且不會影響到P-基區1的摻雜濃度及結深，從而實現更低的通態壓降，並優化關斷損耗，達到進一步降低功率半導體器件功耗的目的。由於高濃度的N阱工藝不影響P-基區1的摻雜濃度與結深，因此不需要對P-基區1的摻雜工藝進行調整優化，降低了工藝的複雜度和難度。此外，與現有技術採用離子注入工藝製作N阱3相比，本發明上述具體實施例描述的功率半導體器件製作方法無需更改現有的工藝設備，其工藝成本更低。

通過對比附圖8中採用常規擴散工藝形成的N阱3的摻雜濃度曲線，以及和附圖10中採 用本發明具體實施例描述的溝槽柵IGBT結構剖視圖A-A』切線處的摻雜濃度曲線，可以看出N阱3的結深與濃度，以及對P-基區1結深的影響，即採用本發明具體實施例所形成的N阱3具有更小的結深、更高的摻雜濃度，並且對P-基區1的影響更小。

通過實施本發明具體實施例描述的功率半導體器件及其製作方法的技術方案，能夠產生如下技術效果：

(1)本發明能夠實現高濃度N阱(其濃度可高於P-基區的濃度)，從而降低IGBT的通態壓降，最終實現更低的功耗；

(2)本發明N阱濃度調節不影響P-基區的濃度與結深，降低工藝複雜度與難度；

(3)本發明無需變更現有設備，工藝成本低。

本說明書中各個實施例採用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。

以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制。雖然本發明已以較佳實施例揭示如上，然而並非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明的精神實質和技術方案的情況下，都可利用上述揭示的方法和技術內容對本發明技術方案做出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同替換、等效變化及修飾，均仍屬於本發明技術方案保護的範圍。