倒裝晶片的高性能矽接觸的製作方法
2023-07-14 06:27:26 1
專利名稱：倒裝晶片的高性能矽接觸的製作方法
技術領域：
本發明涉及集成電路的互連線，特別涉及穿過晶片的集成電路互連線。
相關技術的討論半導體器件一般是製造在一塊晶片上，隨後進行測試並分開成為分立的管芯或晶片。然後將分立的管芯進行封裝。接著一般是在一塊印刷電路板(PCB)上將封裝的晶片裝配在一起，並使其電互連以形成所要求的功能。分開製成的晶片的電互連通常是出現在分立晶片的外部。儘管PCB技術有利於使分開製成和裝配的晶片組合在一起，可是這樣作也帶來了某些不易克服的問題。例如，與裝在其上的晶片電路相比，PCB耗費了大量的實體空間。這樣的PCB就提出了縮小實體空間的要求。此外，確保PCB上所裝晶片之間電互連的牢固性也是一項挑戰。而且，在某些應用當中，由於牽涉到信號損失或耗散和受到其它集成電路器件的幹擾需要縮短器件之間電互連的實體長度。
半導體工業中的一項不斷的挑戰就是要謀求有一種新的、創造性的、而且是有效的方法，使與製造在相同或不同管芯上的電路器件及其之間形成電互連。與此相關的是，提出了不斷的挑戰以謀求和/或改進用於封裝集成電路器件的封裝技術，特別是在器件尺寸不斷縮小的情況下尤為如此。
發明概要本發明提供了更可靠而且更加適應縮小的電路尺寸的同軸互連線以及一種形成這種同軸互連線的方法。
提供一塊包括前後表面的半導體基片，並且穿透基片在前後表面之間伸展一個小孔。小孔部分地是由其內壁部分界定的。在貼近至少是一些內壁部分處形成導電材料。此導電材料提供了一外部同軸線部件。隨後，在小孔內，在導電材料上面徑向朝內形成一層電介質材料。接著在小孔內的電介質材料層上面徑向朝內形成第二導電材料。後一導電材料構成內部導電同軸線部件。
在一項優選方案中，通過在小孔內形成第一導電材料形成內部導電同軸線部件。在至少是以第二材料作為籽晶層的情況下，在第一材料上面形成第二材料。隨後，在籽晶層上電鍍一層含金屬層。
可以將基片用作晶片的載體，或是基片可以有製造在它上面的電路部件以及它本身就可以形成為一塊集成電路晶片。
附圖簡要說明從如下結合附圖所提供的詳細說明中將會對本發明的上述優點與特徵了解得更加清楚。
圖1為本發明在一次工藝步驟時一塊半導體晶片的片斷剖視圖；圖2為圖1所示隨後的工藝步驟時半導體晶片的片斷剖視圖；圖3為圖1所示隨後的工藝步驟時半導體晶片的片斷剖視圖；圖4為圖3所示隨後的工藝步驟時半導體晶片的片斷剖視圖；圖5為圖4所示隨後的工藝步驟時半導體晶片的片斷剖視圖；圖6為圖5所示隨後的替換工藝步驟時半導體晶片的片斷剖視圖；圖7為圖6所示隨後的工藝步驟時半導體晶片的片斷剖視圖；圖8為圖7所示隨後的工藝步驟時半導體晶片的片斷剖視圖；圖9為包含製造在晶片上的電路器件的圖8半導體晶片的片斷剖視圖；圖10為包含安裝在晶片上的集成電路晶片的圖8半導體晶片的片斷剖視圖；以及圖11為在採用本發明一項典型實施方案的穿孔、同軸互連基於處理器的系統。
本發明的詳細說明下面將結合附圖對本發明的典型實施方案進行說明。在不偏離本發明的精神或範圍的情況下，可以用於其它的實施方案和對它進行結構或邏輯的修改。儘管下面描述了形成各種材料層的典型工藝條件，這些只屬於代表性的並不意味著視為對本發明的限制。全部附圖用相同的標號標註相同的項目。
以下說明中所用「基片」一詞可以包含任何具有一露出的半導體表面的基於半導體的結構。基於半導體的結構必須理解成包括矽、電介質體上的矽(SOI)、藍寶石上的矽(SOS)、摻雜和未摻雜的半導體、由基體半導體結構底座支撐的矽外延層以及其它的半導體結構。基於半導體的結構不一定就是基於矽的結構。半導體可以是矽-鍺、鍺或砷化鎵。當在以下說明中提到基片時，可以是已在基體半導體或底座之內或上面利用先前的工藝步驟形成了區域或結。
參閱圖1，一塊半導體晶片的片斷概括地以10表示並包含一個半導體基片12。基片12包括第一或前表面14和第二或後表面16。一方面，基片12是具有第一和第二外向表面14、16的半導體結構，兩個外向表面中至少有一個是能夠支撐所製造的集成電路的。基片12可以是由一塊單晶矽晶片製成的。
參閱圖2，在基片12內在前後表面14、16之間形成多個小孔或通道18、20和22。每個小孔或通道至少是部分地由相應的內壁部分19、21和23界定的。所圖示的內壁部分構成小孔的內表面，它們與第一和第二表面14、16連接。小孔18、20和22可以是用參照圖3和圖4的下述任一合適的工藝技術形成的。
參閱圖3，所示基片12在圖2的結構之前在圖1的結構上所應用的一工藝步驟。將一層諸如光刻膠的掩模材料24形成在前表面14上面並進行合適的圖形加工，以界定多個窗孔26、28和30。窗孔26、28和30是形成在要在其中形成小孔18、20和22(圖2)的基片區上面。可以進行一次鹼性刻蝕，有效地形成預定刻蝕坑32、34和36的圖形。接著，去除掩模材料層24。
參閱圖4，接著用高密度低壓(HDLP)的反應離子刻蝕(RIE)用SF6/C4F8以約2.2μm/min的速率進行一次穿透晶片的矽管溝刻蝕以形成小孔18、20和22。在此次刻蝕中可以用一層光刻膠作為掩模。採用連續的刻蝕/鈍化循環以實現各向異性、深寬比高的管溝。在一項實施方案中，示例性深寬比可以大於100左右。更好的深寬比可以大於200左右。
參閱圖5，在小孔或通道18、20和22的內部以及在相應內壁部分19、21和23的上面形成導電的外殼層50。外殼層50最好是在基片上、在小孔內及其相應孔壁部分19、20和23上面澱積一層含金屬材料層54形成的。可以採用任何適合於設置這種含金屬層的方法。一項示例性方法包括自限制工藝的低壓化學汽相澱積(LPCVD)鎢，它通過矽還原設置一層鎢膜。於是小孔18、20和22內的矽材料被反應氣體WF6中的鎢原子取代，伴隨著的是反應生成物SiF4被抽出或另外的從澱積室中排除。隨後，這可隨之以WF6的矽烷或聚合矽烷的還原，直至達到所需的導體厚度為止。在一項優選實施方案中薄層54的厚度為0.3μm左右至0.5μm左右。與上述情況相對應的澱積速度取決於溫度和反應氣體流速。在300℃左右溫度下以及在冷壁的CVD反應器中以4sccm的WF6流速，示例性澱積速度為每分鐘1微米。
參閱圖6，在薄層54上面和小孔18、20和22內形成一層電介質材料層56。部分電介質層56被用來徑向朝內形成內壁部分19、21和23以及導電外殼層50。一種示例性電介質材料是SiO2。替代地，電介質層56可以包含一層諸如Si3N4的含氮化物層，它被安排在貼近相應內壁部分19、21和23。在含氮化物層上面形成一層含氧化物層以便在小孔內設置一層SiON電介質層。在一項優選方案中，氮化物層是經化學氣相澱積形成的，而氧化物層則是通過將基片曝露在氧化條件下產生的。具體地說，在優選方案中，電介質層56組成一層再氧化的LPCVD氮化物膜，它形成所舉並優選的SiON電介質層。一項示例性工藝方案包括有在950℃下在氨氣氛中進行原位氮化。在700℃下用二氯甲矽烷和氨氣進行氮化物的低壓化學汽相澱積直至填充小孔直徑約三分之二時為止。隨後在900℃至950℃之間的溫度下進行氮化物的再氧化。
參閱圖7，在電介質層56上面以及各自對應的小孔18、20和22內形成第一層導電材料58。按照一項優選方式，這樣一層第一導電材料是經過合適的化學汽相澱積技術產生的多晶矽構成。於是，這樣一層第一導電材料是在小孔18、20和22內徑向朝內形成在電介質材料層56上面。第二層導電材料60則是形成在基片12和第一材料58的上面。按照一種方式，第二導電材料60包括不同於第一導電材料58的一種金屬材料。按照一項優選方式，第二導電材料60構成一層銅的籽晶層，它形成在第一導電材料58上面。這樣的材料或薄膜可以經過合適的濺射或蒸發技術進行澱積。可以利用機械掩模確定更為特定的區域，在其上面澱積優選的銅籽晶層。第二材料60最好是在前後表面14、16上面澱積達到約20至約40nm的厚度。接著，一層金屬層，最好是銅層電鍍在籽晶層60上形成完全填充小孔18、20和22內的薄層62。最好是使薄層62形成達2-3μm左右的厚度。
參閱圖8，將薄層54、55、58、60和62相對於基片12進行平整，並隔離在各自的小孔18、20和22內。這一步驟可以通過任意合適的工藝技術完成。示例性技術有如通過化學機械拋光研磨基片。
此後，對諸如同軸集成電路互連線的集成電路連線的形成方法進行描述。提供一塊半導體基片，它包括前後表面，並在前後表面之間伸展穿過基片形成小孔。小孔部分地是由內壁部分界定的。在貼近至少是一些內壁部分處形成導電材料，以形成一層外部導電層。隨後，在小孔內、在導電材料上面徑向朝內形成一層電介質材料。然後在小孔內在電介質材料層上面徑向朝內形成一層第二導電材料。後一導電材料構成一條內部導電同軸線部件。在一項優選方案中，內部導電同軸線部件是通過在小孔內形成一層第一導電材料形成的。在至少以第二材料作籽晶層的情況下，在第一導電材料上面形成一層第二導電材料。隨後，在籽晶層上電鍍一層含金屬層。
參閱圖9和10，基片12還可以支撐製成的電路器件64和多層連線圖形，並可以用單個集成封裝中的密封劑68密封。在這樣的方案中設置了多個外部引線端70，用於使內部封裝的導線與外部的電路連接。此外，基片12可以是一個載體，用它安裝、支撐以及互連安裝在表面14、16的一面或兩面上的其它集成電路晶片66。
圖11繪示一個處理器系統102，它包括中央處理器(CPU)112，RAM和ROM存儲器件108、110，輸入/輸出(I/O)裝置104、106，軟盤驅動器114和CD ROM驅動器116。所有上述部件在一條或多條總線系統118上互相連通。一個或多個中央處理器(CPU)112、RAM和ROM存儲器件108、110製造在基片12上或是作為IC晶片如圖9和10中繪示的按照本發明的穿孔、同軸互連安裝在基片12載體上。此外，RAM 108可以由一個或多個存儲器模塊組成，它們各含具有按本發明製成的同軸互連的一個或多個存儲電路。
儘管已經結合典型實施方案對本發明作了以上說明，但在不偏離本發明的精神與範圍的情況下顯然仍能作出許多修改與取代。因此，本發明並不認為受到前述說明的限制，而僅僅是受所附權利要求範圍的限制。
權利要求
1.一種形成同軸集成電路互連線的方法，包括提供一具有前、後表面的基片；形成以側壁由所述前表面到所述後表面穿過所述基片伸展的小孔；在所述側壁上形成外部導電同軸殼層；在所述外部導電同軸殼層上面徑向朝內形成同軸電介質層；以及在所述同軸電介質層上面徑向朝內形成內部同軸線。
2.權利要求1的方法，其中所述形成內部同軸線的操作還包括以下操作形成內部導電層；在所述內部導電層上面形成籽晶層；以及在所述籽晶層上電鍍金屬。
3.權利要求1的方法，其中所述導電殼層是鎢殼層。
4.權利要求3的方法，其中所述導電殼層是通過低壓化學汽相澱積形成的。
5.權利要求4的方法，其中所述澱積是以每分鐘約1微米的速度進行的。
6.權利要求1的方法，其中所述殼層形成達約0.3μm至約0.5μm的厚度。
7.權利要求1的方法，其中所述電介質層包含二氧化矽。
8.權利要求1的方法，其中所述電介質層形成達約0.5μm至約0.8μm的厚度。
9.權利要求1的方法，其中所述電介質層包括含氮化物層。
10.權利要求9的方法，其中所述含氮化物層是由低壓化學汽相澱積形成的。
11.權利要求2的方法，其中所述內部導電層是多晶矽層。
12.權利要求2的方法，其中所述籽晶層形成達約20nm-40nm的厚度。
13.權利要求2的方法，其中所述金屬是銅。
14.權利要求2的方法，其中所述電鍍層約為2-3μm厚。
15.權利要求1的方法，還包括在所述基片上製造電路器件的操作。
16.權利要求1的方法，還包括在所述基片上安裝集成電路晶片的操作。
17.權利要求16的方法，還包括包封所述集成電路晶片和基片的操作。
18.一種集成電路互連線，包括一具有前、後表面的基片；以側壁由所述前表面到所述後表面穿過所述基片伸展的小孔；在所述側壁上形成的外部導電同軸殼層；在所述外部同軸線上面徑向朝內形成同軸電介質層；以及在所述同軸電介質層上面徑向朝內形成的導電內部同軸線。
19.權利要求18的互連線，其中所述內部導電同軸線還包括一層內部導電層；在所述內部導電層上面設置的一層籽晶層；以及在所述籽晶層上的電鍍金屬層。
20.權利要求18的互連線，其中所述導電殼層包括鎢層。
21.權利要求18的互連線，其中所述導電殼層形成達約0.3μm至約0.5μm的厚度。
22.權利要求18的互連線，其中所述電介質層包括二氧化矽。
23.權利要求18的互連線，其中所述電介質層形成達約0.5μm至約0.8μm的厚度。
24.權利要求18的互連線，其中所述電介質層包括含氮化物層。
25.權利要求18的互連線，其中所述電介質層包括氮化矽。
26.權利要求19的互連線，其中所述內部導電層是多晶矽層。
27.權利要求19的互連線，其中所述籽晶層形成達約20nm-40nm的厚度。
28.權利要求19的互連線，其中所述金屬是銅。
29.權利要求19的互連線，其中所述電鍍層約為2-3μm厚。
30.一種處理器系統，包括一處理器；以及一與所述處理器耦連的集成電路，所述集成電路與處理器中至少一個包括一基片，具有前、後表面並具有一以側壁由所述前表面到所述後表面穿過所述基片伸展的小孔；一在所述側壁上形成的導電外部同軸殼層；在所述外部同軸殼層上面徑向朝內形成的一層同軸電介質層；以及在所述同軸電介質層上面徑向朝內形成的一內部導電同軸線。
31.權利要求30的系統，其中所述內部同軸線還包括一層內部導電層；在所述內部導電層上面設置的一層籽晶層；以及在所述籽晶層上的一層電鍍金屬層。
32.權利要求30的系統，其中所述導電殼層是鎢殼層。
33.權利要求30的系統，其中所述殼層形成達約0.3μm至約0.5μm的厚度。
34.權利要求30的系統，其中所述電介質層包括二氧化矽。
35.權利要求30的系統，其中所述電介質層形成達約0.5μm至約0.8μm的厚度。
36.權利要求30的系統，其中所述電介質層包括含氮化物層。
37.權利要求30的系統，其中所述電介質層包括氮化矽。
38.權利要求31的系統，其中所述內部導電層是多晶矽層。
39.權利要求31的系統，其中所述籽晶層形成達約20nm-40nm的厚度。
40.權利要求31的系統，其中所述金屬是銅。
41.權利要求31的系統，其中所述電鍍層約為2-3μm厚。
42.一種集成電路封裝，包括一基片，支撐至少一片集成電路晶片，所述基片具有前、後表面和至少一以側壁由所述前表面到所述後表面穿過所述基片伸展的小孔；在所述側壁上形成的一層外部導電同軸殼層；在所述外部導電同軸殼層上面徑向朝內形成一層同軸電介質層；和在所述同軸電介質層上面徑向朝內形成一內部導電同軸線；以及一封裝，包封住所述基片和所述至少一片晶片。
43.權利要求42的集成電路，其中所述內部同軸線還包括一層內部導電層；在所述內部導電層上面設置的一層籽晶層；以及在所述籽晶層上的電鍍金屬層。
44.權利要求42的集成電路，其中所述導電殼層是鎢殼層。
45.權利要求42的集成電路，其中所述殼層形成達約0.3μm至約0.5μm的厚度。
46.權利要求42的集成電路，其中所述電介質層包括二氧化矽。
47.權利要求42的集成電路，其中所述電介質層形成達約0.5μm至約0.8μm的厚度。
48.權利要求42的集成電路，其中所述電介質層包括含氮化物層。
49.權利要求42的集成電路，其中所述電介質層包括氮化矽。
50.權利要求43的集成電路，其中所述內部導電層是多晶矽層。
51.權利要求43的集成電路，其中所述籽晶層形成達約20nm-40nm的厚度。
52.權利要求43的集成電路，其中所述金屬是銅。
53.權利要求43的集成電路，其中所述電鍍層約為2-3μm厚。
全文摘要
本發明提供了一種半導體基片(12)，它包含前(14)、後(16)表面並有穿過基片在前(14)、後(16)表面之間伸展的小孔(18、20、22)。小孔(18、20、22)部分地由內壁部分界定並形成外部導電殼層。在貼近至少是一些內壁部分處形成導電材料(54)。接著，在孔內在導電材料上面徑向朝內形成一層電介質材料(56)。然後在孔內在電介質材料層(56)上面徑向朝內形成一層第二導電材料(60)。後一導電材料構成內部導電同軸線部件。
文檔編號H01L23/12GK1528018SQ02807548
公開日2004年9月8日 申請日期2002年2月1日 優先權日2001年2月8日
發明者L·福爾貝斯, L 福爾貝斯, K·Y·阿恩, 阿恩 申請人:微米技術有限公司