頁緩衝器和包括頁緩衝器的半導體存儲器件的製作方法

2024-03-08 04:37:15 2

本申請要求2015年10月27日提交的申請號為10-2015-0149473的韓國專利申請的優先權，其全部內容通過引用合併於此。

技術領域

本發明的各種實施例涉及電子器件，並且更具體而言，涉及一種頁緩衝器和包括所述頁緩衝器的存儲器件。

背景技術：

半導體存儲器件通常被分成易失性和非易失性存儲器件。

非易失性存儲器件具有相對低的寫入和讀取速度，但是即使它們的電源被關斷或者中斷也能保持儲存的數據。非易失性存儲器件的示例包括：只讀存儲器(ROM)、掩膜ROM(MROM)、可編程ROM(PROM)、可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃記憶體、相變隨機存取存儲器(PRAM)、磁阻RAM(MRAM)、電阻式RAM(RRAM)、以及鐵電RAM(FRAM)器件等。快閃記憶體可以被分成或非(NOR)型和與非(NAND)型。

快閃記憶體具有如下的優點，任意地編程和擦除數據(即，RAM的優點)，並且即使電源可能被關斷或中斷時也能保持儲存的數據(即，ROM的優點)。快閃記憶體廣泛地用作可攜式電子設備(例如，數位照相機、個人數字助理(PDA)以及MP3播放器)的儲存介質。

技術實現要素：

本發明的各種實施例涉及一種頁緩衝器和包括所述頁緩衝器的半導體存儲器件。所述頁緩衝器在半導體存儲器件的操作期間提供了改善的、更穩定的操作。

本發明的一個實施例提供了一種半導體存儲器件，其包括：存儲單元陣列和多個頁緩衝器，所述存儲單元陣列包括多個存儲單元，所述多個頁緩衝器分別與存儲單元陣列的多個位線耦接，所述頁緩衝器被供應內部電壓以對多個位線預充電或者以在感測操作期間感測流經多個位線的電流量，其中，每個頁緩衝器將內部電壓轉換成具有恆定電勢電平的電源電壓。

本發明的另一個實施例提供了一種頁緩衝器，其包括：位線耦接單元，所述位線耦接單元耦接在位線與控制節點之間，所述位線可以與多個存儲單元耦接，並且所述位線耦接單元適用於響應於位線耦接信號而將位線與控制節點電耦接；箝位電路，被供應第一內部電壓以對位線和感測節點預充電，並且適用於根據位線的電流量來調節感測節點的電勢電平；電流確定電路，被供應第二內部電壓，並且適用於響應於箝位電路中感測節點的電勢電平而調節輸出電流量；以及鎖存電路，適用於儲存與由電流確定電路所調節的電流量相對應的數據，其中，所述電流確定電路可以通過將第二內部電壓調節至恆定的電勢電平而產生電源電壓。

本發明的另一個實施例提供了一種頁緩衝器，其包括：位線耦接單元，所述位線耦接單元耦接在位線與控制節點之間，所述位線可以與多個存儲單元耦接，並且所述位線耦接單元適用於響應於位線耦接信號而將位線與控制節點電耦接；箝位電路，被供應內部電壓以對位線和感測節點預充電，並且適用於根據位線的電流量來調節感測節點的電勢電平；電流確定電路，適用於響應於在箝位電路中的感測節點的電勢電平而調節輸出電流量；以及鎖存電路，適用於儲存與由電流確定電路所調節的電流量相對應的數據，其中，所述箝位電路可以通過將內部電壓調節至恆定的電勢電平而產生電源電壓。

附圖說明

在下文中，將參照附圖來更全面地描述示例性實施例。然而，應當注意的是，本發明可以採用不同形式來實施，並且不應當解釋為局限於本文所列的實施例。確切地說，提供這些實施例使得本發明對於本領域的技術人員充分且完整。

在附圖中，為了清楚的說明，可以對尺寸進行誇大處理。此外，將理解的是，當提及一個元件在兩個元件「之間」時，其可能是僅一個元件在兩個元件之間，或者還可以存在一個或更多個中間元件。相同的附圖標記始終表示相同的元件。

圖1為圖示根據本發明的一個實施例的半導體存儲器件的圖；

圖2為圖示根據本發明的一個實施例的頁緩衝器的圖；

圖3為圖示根據本發明的另一個實施例的頁緩衝器的圖；

圖4為圖示根據本發明的又一個實施例的頁緩衝器的圖；

圖5為示出根據本發明的一個實施例的內部電源電壓的電勢電平電平、供應至頁緩衝器的調節信號以及從頁緩衝器產生的已調節的電壓的圖；

圖6為示出根據本發明的一個實施例的包括圖1中的半導體存儲器件的存儲系統的 框圖；

圖7為示出圖6中的存儲系統的應用示例的框圖；以及

圖8為示出包括參照圖7所述的存儲系統的計算系統的框圖。

具體實施方式

將參照所述的實施例和附圖一起來提供本發明的優點和特徵以及實現其的方法。然而，本發明不限制於以下所述的實施例，並且可以採用不同的方式來實施。確切地說，提供這些實施例使得本發明對於本領域的技術人員充分且完整。

在整個說明書中，如果某些部分被描述為與其它部分耦接，則它們不僅直接與其它的部分耦接，還利用插置在它們之間的任何其它器件間接地與其它的部分耦接。在整個說明書中，術語「包括」或「包含」一個部件是包容性的而不排除額外的、未敘述的元件或方法步驟。

現在參見圖1，根據本發明的一個實施例的半導體存儲器件1000可以包括：存儲單元陣列100、行解碼器200、電壓發生單元300、控制邏輯400以及頁緩衝器組500。

存儲單元陣列100可以是任何適合的存儲單元陣列。例如，存儲單元陣列100可以包括布置在存儲塊(未示出)中的多個存儲單元。每個存儲塊可以包括耦接在位線與公共源極線之間的多個存儲串。即，存儲串可以分別與相應的位線耦接。存儲串還可以共同地與公共源極線耦接。每個存儲串可以包括彼此串聯耦接的源極選擇電晶體、多個存儲單元以及漏極選擇電晶體。

行解碼器200可以響應於從控制邏輯400輸出的行地址信號RADD而將從電壓發生單元300輸出的操作電壓Vpgm、Vread和Vpass輸出至存儲單元陣列100的局部線DSL、WL0至WLn和SSL。

電壓發生單元300可以響應於從控制邏輯400輸出的電壓控制信號VCON而產生並輸出用於存儲單元的整體操作的操作電壓Vpgm、Vread和Vpass。

控制邏輯400響應於經由輸入/輸出(I/O)電路(未示出)從外部輸入的命令信號CMD而控制行解碼器200、電壓發生單元300和頁緩衝器組500，以執行編程操作、驗證操作、讀取操作或擦除操作。例如，控制邏輯400可以產生並輸出電壓控制信號VCON，使得電壓發生單元300可以響應於命令信號CMD而產生操作電壓Vpgm、Vread和Vpass。另外，控制邏輯400可以響應於經由I/O電路從外部輸入的地址信號ADD而輸出控制行解碼器200所需的行地址信號RADD。另外，控制邏輯400可以響應於命令信 號CMD而輸出控制頁緩衝器組500所需的頁緩衝器控制信號PB_SIGNALS。

頁緩衝器組500可以經由多個位線BL1至BLk而與存儲單元陣列100耦接。頁緩衝器組500可以包括多個頁緩衝器PB1至PBk，每個頁緩衝器經由位線而與存儲單元陣列耦接。例如，頁緩衝器PB1至Pbk可以分別經由相應的位線BL1至BLk而與存儲單元陣列耦接。多個頁緩衝器PB1至PBk可以響應於從控制邏輯400輸出的頁緩衝器控制信號PB_SIGNALS而操作。例如，在編程操作期間，多個頁緩衝器PB1至PBk可以儲存從外部暫時輸入的編程數據，然後根據暫時儲存的數據來調節相應位線BL1至BLk的電勢電平。在讀取操作期間，多個頁緩衝器PB1至PBk可以感測相應位線BL1至BLk的電勢電平或電流量，產生讀取數據，然後將讀取數據輸出至半導體存儲器件1000外部的設備。

現在參見圖2，提供了根據本發明的一個實施例的頁緩衝器。

將圖1中所示的頁緩衝器PB1至PBk中的頁緩衝器PB1作為一個示例來描述。應當注意的是，其餘的頁緩衝器可以具有與頁緩衝器PB1相同的配置。

頁緩衝器PB1可以包括：箝位電路510、電流確定電路510、鎖存電路530以及位線耦接單元540。

箝位電路510可以包括：第一調節器(regulator)511、PMOS電晶體P1以及第一至第三NMOS電晶體N2、N3和N4。第一調節器511可以耦接在PMOS電晶體P1與用於內部電源電壓之中的核心電壓VCORE的端子之間。第一調節器511可以被配置成響應於第一調節信號CS_A而將核心電壓VCORE調節至恆定的電勢電平，並且輸出已調節的核心電壓。第一調節器511可以被實施為第四NMOS電晶體N5。

PMOS電晶體P1和第三NMOS電晶體N4可以串聯耦接在第一調節器511與控制節點C_CSO之間。第一PMOS電晶體P1可以響應於預感測信號PRESEN_N而導通，並且第三NMOS電晶體N4可以響應於控制節點耦接信號PRESEN_N而導通，用於將通過第一調節器511調節之後的核心電壓VCORE供應至控制節點C_CSO。第一NMOS電晶體N2和第二NMOS電晶體N3可以串聯耦接在PMOS電晶體P1與控制節點C_CSO之間。在第一NMOS電晶體N2與第二NMOS電晶體N3之間的節點可以被定義為感測節點C_SEN。第一NMOS電晶體N2可以響應於第一控制信號HHO而導通，使得感測節點C_SEN可以利用通過第一調節器511調節之後的核心電壓VCORE來預充電。第二NMOS電晶體N3可以響應於第二控制信號XXO而導通，用於將控制節點C_CSO與感測節點C_SEN電連接。

電流確定電路520可以包括第二調節器521以及第一PMOS電晶體P2和第二PMOS電晶體P3。第二調節器521可以耦接在第一PMOS電晶體P2與用於內部電源電壓之中的降頻轉換電壓(down-converted voltage)VDC_PB的端子之間。第二調節器521可以響應於第二調節信號CS_B而將降頻轉換電壓VDC_PB調節至恆定電勢電平，並且輸出已調節的降頻轉換電壓。第二調節器521可以被實施為NMOS電晶體N6。第一PMOS電晶體P2和第二PMOS電晶體P3可以串聯耦接在第二調節器521與鎖存電路530的第一節點QS之間。第一PMOS電晶體P2可以響應於感測信號SEN_PMOS而導通，並且第二PMOS電晶體P3可以響應於感測節點C_SEN的電勢電平而調節已調節的降頻轉換電壓VDC_PB的要被施加至第一節點QS的電流量。

鎖存電路530可以包括反相器IV1至IV2，它們在相反的方向上並聯耦接在第一節點QS(其與電流確定電路520耦接)與第二節點QS_N之間。鎖存電路530可以將與施加至第一節點QS的電流量相對應的數據作為感測數據儲存。

位線耦接單元540可以耦接在位線BL1與控制節點C_CSO之間。位線可以與多個存儲單元耦接。位線耦接單元可以被配置成響應於位線耦接信號PB_SENSE而將位線BL1與控制節點C_CSO電連接。位線耦接單元540可以被實施為NMOS電晶體N1。

現在將描述頁緩衝器PB1的讀取操作。

1)調節操作

核心電壓VCORE和降頻轉換電壓VDC_PB可以被施加至與位線BL1耦接的頁緩衝器PB1，用於執行讀取操作。響應於第一調節信號CS_A，頁緩衝器PB1中的第一調節器511可以將核心電壓VCORE調節至恆定的電勢電平，所述恆定的電勢電平具有等於或小於核心電壓VCORE的最小值與第一調節器511的設定值之和的電勢電平。響應於第二調節信號CS_B，第二調節器521可以將降頻轉換電壓VDC_PB調節至恆定的電勢電平，所述恆定的電勢電平具有等於或小於降頻轉換電壓VDC_PB的最小值與第二調節器521的設定值之和的電勢電平。用於第一調節器511的設定值可以為構成第一調節器511的NMOS電晶體N5的閾值電壓的值。用於第二調節器521的設定值可以為構成第二調節器521的NMOS電晶體N6的閾值電壓的值。因此，通過第一調節器511調節之後的核心電壓VCORE可以被施加至頁緩衝器PB1中的箝位電路510。此外，通過第二調節器521調節之後的降頻電壓VDC_PB可以被施加至頁緩衝器PB1中的電流確定電路520。

2)位線預充電操作

頁緩衝器PB1中的位線耦接單元540可以響應於位線耦接信號PB_SENSE而導通，並且可以將位線BL1與控制節點C_CSO耦接。頁緩衝器PB1中的箝位電路510可以通過響應於低電平預感測信號PRESEN_N和高電平控制節點耦接信號CSOC兩者而將已經由第一調節器511調節之後的核心電壓VCORE經由控制節點C_CSO供應至位線BL1，從而將位線BL1預充電至預定的電平。

3)電流感測操作

電壓發生單元300可以產生並輸出用於讀取操作所需的讀取電壓Vread和通過電壓Vpass。行解碼器200可以響應於行地址RADD而將讀取電壓Vread施加至選中的存儲塊中選中的字線，並且將通過電壓Vpass施加至選中的存儲塊中未選中的字線。

當讀取電壓Vread被施加至選中的字線(選中的存儲單元可以與之耦接)時，流經預充電的位線Bl1的電流可以根據選中的存儲單元的編程狀態而改變。例如，當選中的存儲單元的閾值電壓小於讀取電壓Vread時，在選中的存儲單元中形成溝道，因而增加了電流量、同時降低了位線BL1的電勢電平。當選中的存儲單元的閾值電壓大於讀取電壓Vread時，在選中的存儲單元中不形成溝道，因而防止了電流出現、同時保持了位線BL1的電勢電平。以這種方式，根據選中的存儲單元的編程狀態，流經位線BL1的電流可以小於或者大於第一參考電流。

當第二控制信號XXO被施加、並且NMOS電晶體N3導通時，流經位線BL1的電流可以反映在控制節點C_CSO和感測節點C_SEN上，使得感測節點C_SEN的電勢電平可以保持在預充電的電平，或者可以被放電至低電平，因而導通或關斷PMOS電晶體P3。鎖存電路530可以鎖存感測的數據，使得根據PMOS電晶體P3的導通或關斷操作，第一節點QS可以保持在為低電平的初始化狀態、或者轉換至為高電平的狀態。

圖3為圖示根據本發明的另一個實施例的頁緩衝器的圖。

參見圖3，頁緩衝器PB1可以包括：箝位電路610、電流確定電路620、鎖存電路630以及位線耦接單元640。

箝位電路610可以包括：PMOS電晶體P11以及第一至第三NMOS電晶體N12、N13和N14。PMOS電晶體P11和第三NMOS電晶體N14可以串聯耦接在用於核心電壓VCORE的端子與控制節點C_CSO之間。PMOS電晶體P11可以響應於預感測信號PRESEN_N而導通，並且第三NMOS電晶體N14可以響應於控制節點耦接信號CSOC而導通，用於將核心電壓VCORE供應至控制節點C_CSO。第一NMOS電晶體N12和第二NMOS電晶體N13可以串聯耦接在PMOS電晶體P11與控制節點C_CSO之間。 第一NMOS電晶體N12與第二NMOS電晶體N13之間的節點可以被定義為感測節點C_SEN。第一NMOS電晶體N12可以響應於第一控制信號HHO而導通，用於利用核心電壓VCORE對感測節點C_SEN預充電。第二NMOS電晶體N13可以響應於第二控制信號XXO而導通，用於將控制節點C_CSO電連接至感測節點C_SEN。

電流確定電路620可以包括第一調節器621和PMOS電晶體P12。第一調節器621可以耦接在PMOS電晶體P12與用於選自內部電源電壓的降頻轉換電壓VDC_PB的端子之間。第一調節器621可以被配置成響應於第一調節信號CS_A而將降頻轉換電壓VDC_PB調節至恆定電勢電平，並且輸出已調節的降頻轉換電壓。第一調節器621可以被實施為NMOS電晶體N15。PMOS電晶體P12可以耦接在第一調節器621與鎖存電路630的第一節點QS之間。PMOS電晶體P12可以響應於感測節點C_SEN的電勢電平而調節已調節的降頻轉換電壓VDC_PB的要被施加至第一節點QS的電流量。

鎖存電路630可以包括反相器IV11和IV12，它們在相反的方向上並聯耦接在第一節點QS(其與電流確定電路620耦接)與第二節點QS_N之間。鎖存電路630可以將與施加至第一節點QS的電流量相對應的數據作為感測數據儲存。

位線耦接單元640可以耦接在位線BL1(多個存儲單元可以與之耦接)與控制節點C_CSO之間，並且可以被配置成響應於位線耦接信號PB_SENSE而將位線BL1電連接至控制節點C_CSO。位線耦接單元640可以被實施為NMOS電晶體N11。

頁緩衝器PB1的讀取操作將描述如下。

1)調節操作

核心電壓VCORE和降頻轉換電壓VDC_PB可以被施加至與位線BL1耦接的頁緩衝器PB1，用於執行讀取操作。響應於第一調節信號CS，頁緩衝器PB1中的第一調節器621可以將降頻轉換電路VDC_PB調節至恆定電平A，所述恆定電平A具有等於或小於降頻電壓VDC_PB的最小值與第一調節器621的設定值之和的電勢電平。第一調節器621的設定值可以為構成第一調節器621的NMOS電晶體N15的閾值電壓的值。

因此，通過第一調節器621調節之後的降頻電壓VDC_PB可以被施加至頁緩衝器PB1中的電流確定電路620。

2)位線預充電操作

頁緩衝器PB1中的位線耦接單元640可以響應於位線耦接信號PB_SENSE而導通，並且可以被配置成將位線BL1與控制節點C_CSO耦接。頁緩衝器PB1中的箝位電路610 可以通過響應於低電平預感測信號PRESEN_N和高電平控制節點耦接信號CSOC兩者而將核心電壓VCORE經由控制節點C_CSO供應至位線BL1，從而將位線BL1預充電至預定的電平。

3)電流感測操作

電壓發生單元300可以產生並輸出用於讀取操作所需的讀取電壓Vread和通過電壓Vpass。行解碼器200可以響應於行地址RADD而將讀取電壓Vread施加至選中的存儲塊中選中的字線。行解碼器200還可以響應於行地址RADD而將通過電壓Vpass施加至選中的存儲塊中未選中的字線。

當讀取電壓Vread被施加至選中的字線(選中的存儲單元可以與之耦接)時，流經預充電的位線Bl1的電流可以根據選中的存儲單元的編程狀態而改變。例如，當選中的存儲單元的閾值電壓小於讀取電壓Vread時，可以在選中的存儲單元中形成溝道，因而增加了電流量、同時降低了位線BL1的電勢電平。當選中的存儲單元的閾值電壓大於讀取電壓Vread時，在選中的存儲單元中不可以形成溝道，因而防止了電流出現、同時保持了位線BL1的電勢電平。以這種方式，根據選中的存儲單元的編程狀態，流經位線BL1的電流可以小於或者大於第一參考電流。

當第二控制信號XXO被施加、並且NMOS電晶體N13可以導通時，流經位線BL1的電流可以反映在控制節點C_CSO和感測節點C_SEN上，使得感測節點C_SEN的電勢電平可以保持在預充電的電平、或者可以被放電至低電平，因而導通或關斷PMOS電晶體P12。響應於感測節點C_SEN的電勢電平，PMOS電晶體P12可以調節已調節的降頻轉換電壓VDC_PB的要被施加至第一節點QS的電流量。

鎖存電路630可以鎖存感測的數據，使得根據PMOS電晶體P12的導通或關斷操作，第一節點QS可以保持在為低電平的初始化狀態、或者轉換至為高電平的狀態。

圖4為圖示根據本發明的另一個實施例的頁緩衝器的圖。

參見圖4，頁緩衝器PB1可以包括：箝位電路710、電流確定電路720、鎖存電路730以及位線耦接單元740。

箝位電路710可以包括：PMOS電晶體P21、調節信號供應單元711以及第一NMOS電晶體N23。PMOS電晶體P21可以耦接在用於核心電壓VCORE的端子與調節信號供應單元711之間，並且可以響應於預感測信號PRESEN_N而導通，用於將核心電壓VCORE供應至調節信號供應單元711。

調節信號供應單元711可以包括第二NMOS電晶體N22和第三NMOS電晶體N24。第二NMOS電晶體N22可以耦接在PMOS電晶體P21與感測節點C_SEN之間，並且可以響應於第二調節信號CS_B而導通，以將已調節的核心電壓VCORE供應至感測節點C_SEN。第三NMOS電晶體N24可以耦接在PMOS電晶體P21與控制節點C_CSO之間，並且可以響應於第一調節信號CS_A而導通，以將已調節的核心電壓VCORE供應至控制節點C_CSO。第一NMOS電晶體N23可以響應於控制信號XXO而導通，因而將第二NMOS電晶體N22與第一NMOS電晶體N23之間的感測節點C_SEN耦接至控制節點C_CSO。

電流確定電路720可以包括第一PMOS電晶體P22和第二PMOS電晶體P23。第一PMOS電晶體P22和第二PMOS電晶體P23可以串聯耦接在降頻電壓VDC_PB的端子與鎖存電路730的第一節點QS之間。第一PMOS電晶體P22可以響應於感測信號SEN_PMOS而導通，並且第二PMOS電晶體P23可以響應於感測節點C_SEN的電勢電平而調節已調節的降頻轉換電壓VDC_PB的要被施加至第一節點QS的電流量。

鎖存電路730可以包括反相器IV21和IV22，它們在相反的方向上並聯耦接在第一節點QS(其與電流確定電路720耦接)與第二節點QS_N之間。鎖存電路730可以將與施加至第一節點QS的電流量相對應的數據儲存作為感測數據。

位線耦接單元740可以耦接在位線BL1(多個存儲單元可以與之耦接)與控制節點C_CSO之間，並且可以被配置成響應於位線耦接信號PB_SENSE而將位線BL1電連接至控制節點C_CSO。位線耦接單元740可以被實施為NMOS電晶體N21。

頁緩衝器PB1的讀取操作將描述如下。

1)調節操作

核心電壓VCORE和降頻轉換電壓VDC_PB可以被施加至與位線BL1耦接的頁緩衝器PB1，用於執行讀取操作。響應於第一調節信號CS_A，頁緩衝器PB1中的第三NMOS電晶體N24可以將核心電壓VCORE調節至恆定的電平，所述恆定的電平具有等於或小於核心電壓VCORE的最小值和第三NMOS電晶體N24的設定值之和的電勢電平。第三NMOS電晶體N24的設定值可以為第三NMOS電晶體N24的閾值電壓的值。響應於第二調節信號CS_B，第二NMOS電晶體N22可以將核心電壓VCORE調節至恆定的電平，所述恆定的電平具有等於或小於核心電壓VCORE的最小值和第二NMOS電晶體N22的設定值之和的電勢電平。第二NMOS電晶體N22的設定值可以為第二NMOS電晶體N22的閾值電壓的值。因此，通過調節信號供應單元711的第二NMOS電晶體N22和第三NMOS電晶體N24調節的核心電壓VCORE可以被施加至頁緩衝器PB1的箝位 電路710。

2)位線預充電操作

頁緩衝器PB1中的位線耦接單元740可以響應於位線耦接信號PB_SENSE而導通，並且可以被配置成將位線BL1與控制節點C_CSO耦接。頁緩衝器PB1中的箝位電路710可以通過響應於低電平預感測信號PRESEN_N而將由第三NMOS電晶體N24調節的核心電壓VCORE經由控制節點C_CSO供應至位線BL1，從而將位線BL1預充電至預定的電平。

3)電流感測操作

電壓發生單元300可以產生並輸出用於讀取操作所需的讀取電壓Vread和通過電壓Vpass。行解碼器200可以響應於行地址RADD而將讀取電壓Vread施加至選中的存儲塊中選中的字線。行解碼器200還可以響應於行地址RADD而將通過電壓Vpass施加至選中的存儲塊中未選中的字線。

當讀取電壓Vread被施加至選中的字線(選中的存儲單元可以與之耦接)時，流經預充電的位線Bl1的電流可以根據選中的存儲單元的編程狀態而改變。例如，當選中的存儲單元的閾值電壓小於讀取電壓Vread時，在選中的存儲單元中可以形成溝道，因而增加了電流量、同時降低了位線BL1的電勢電平。當選中的存儲單元的閾值電壓大於讀取電壓Vread時，在選中的存儲單元中不可以形成溝道，因而防止了電流出現、同時保持了位線BL1的電勢電平。以這種方式，根據選中的存儲單元的編程狀態，流經位線BL1的電流可以小於或者大於第一參考電流。

當第二控制信號XXO被施加、並且NMOS電晶體N23可以導通時，流經位線BL1的電流可以反映在控制節點C_CSO和感測節點C_SEN上，使得感測節點C_SEN的電勢電平可以保持在預充電的電平、或者可以被放電至低電平，因而導通或關斷PMOS電晶體P23。鎖存電路730可以鎖存感測的數據，使得根據PMOS電晶體P23的導通或關斷操作，第一節點QS可以保持在為低電平的初始化狀態、或者轉換至為高電平的狀態。

圖5為示出根據本發明的一個實施例的內部電源電壓的電勢電平、供應至頁緩衝器的調節信號以及從頁緩衝器產生的已調節的電壓的圖。

參見圖2和圖5，施加至頁緩衝器PB1的核心電壓VCORE和降頻轉換電壓VDC_PB可以隨著時間t經過而首先升高。然後，當預定的時間經過時，核心電壓VCORE和降頻轉換電壓VDC_PB的電勢電平可以增大或降低，同時在其最大值與最小值之間波動。頁緩衝器PB1中的箝位電路510可以包括用於供應恆定的核心電壓VCORE的第一調節 器511。具有等於或小於核心電壓VCORE的最小值與第一調節器511的設定值之和的電勢電平的第一調節信號CS_A可以被施加至第一調節器511。另外，電流確定電路520可以包括第二調節器521，以供應恆定的降頻轉換電壓VDC_PB。具有等於或小於降頻轉換電壓VDC_PB的最小值與第二調節器521的設定值之和的電勢電平的第二調節信號CS_B可以被施加至第二調節器521。因此，分別穿通第一調節器511和第二調節器521的核心電壓VCORE和降頻轉換電壓VDC_PB可以被調節，使得可以利用核心電壓VCORE和降頻轉換電壓VDC_PB的最小值來輸出具有恆定電勢電平的DC電壓VDC。

參見圖6，根據本發明的實施例，提供了包括圖1中的半導體存儲器件1000的存儲系統10000。

存儲系統10000還可以包括控制器11000。

由於半導體存儲器件1000與參照圖1所述的半導體器件1000相同，所以在下文中將省略其重複描述。

控制器11000可以與主機和半導體存儲器件1000耦接。響應於來自主機的請求，控制器11000可以訪問半導體存儲器件1000。例如，控制器11000可以被配置成控制半導體存儲器件1000的讀取、寫入、擦除和後臺操作。控制器11000可以被配置成提供主機與半導體存儲器件1000之間的接口。

控制器11000可以被配置成運行用於控制半導體存儲器件1000的固件。控制器11000可以包括：RAM 11100、處理單元11200、主機接口11300、存儲器接口11400以及錯誤校正塊11500。RAM 11100可以用作處理單元11200的操作存儲器、半導體存儲器件1000與主機之間的高速緩衝存儲器、和/或半導體存儲器件1000與主機之間的緩衝存儲器。處理單元11200可以控制控制器11000的整體操作。另外，控制器11000可以在寫入操作期間暫時地儲存從主機提供的編程數據。

主機接口11300可以包括用於執行主機與控制器11000之間的數據交換的協議。作為一個示例性實施例，控制器11000可以經由一個或多個不同的接口協議來與主機通信，所述一個或多個不同的接口協議包括：通用串行總線(USB)協議、多媒體卡(MMC)協議、外圍組件互連(PCI)協議、PCI-快速(PCI-E)協議、高級技術附件(ATA)協議、串行ATA協議、並行ATA協議、小型計算機小型接口(SCSI)協議、加強型小型盤接口(ESDI)協議以及集成驅動電子(IDE)協議、私有協議等。

存儲器接口11400可以提供與半導體存儲器件1000的接口。例如，存儲器接口11400可以包括與非型或者或非型快閃接口。

錯誤校正塊11500可以被配置成通過利用錯誤校正碼(ECC)來檢測並校正從半導體存儲器件1000接收的數據中的錯誤。處理單元11200可以基於來自錯誤校正塊11500的錯誤檢測結果來調節讀取電壓，並且控制半導體存儲器件1000以執行再讀取。作為一個示例性實施例，錯誤校正塊可以被提供為控制器11000的一個元件。

控制器11000和半導體存儲器件1000可以被集成為單個半導體器件。作為一個示例性實施例，控制器11000和半導體存儲器件1000可以被集成為單個半導體器件以形成存儲卡，例如PC卡(例如，個人計算機存儲卡國際協會：PCMCIA)、緊湊型快閃記憶體卡(CF)、智能媒體卡(SMC)、記憶棒、多媒體卡(MMC、RS-MMC或者MMCmicro)、SD卡(SD、迷你SD、微型SD或者SDHC)、通用快閃儲存器(UFS)等。

控制器11000和半導體存儲器件1000可以被集成為單個半導體器件以構成固態驅動器(SSD)。SSD可以包括被配置成將數據儲存在半導體存儲器中的儲存器件。當存儲系統10000用作SSD時，與存儲系統10000耦接的主機的操作速度可以大大提高。

作為另一個示例，存儲系統10000可以被提供為電子設備的各種元件中的一種，所述電子設備包括：計算機、超移動PC(UMPC)、工作站、上網本、個人數字助理(PDA)、可攜式計算機、平板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放器(PMP)、遊戲操縱臺、導航設備、黑盒子、數位照相機、3D電視機、數字音頻記錄器、數字音頻播放器、數字圖片記錄器、數字圖片播放器、數字視頻記錄器、數字視頻播放器、能夠在無線環境下傳送/接收信息的設備、射頻使被(RFID)設備、用於家庭、計算機、遠程信息處理網絡或者計算系統的設備等等。

作為一個示例性實施例，半導體存儲器件1000或者存儲系統10000可以被嵌入各種類型的封裝體。例如，半導體存儲器件1000或者存儲系統10000可以通過各種封裝技術來封裝和嵌入，所述各種封裝技術例如：疊層封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑料引線晶片載體(PLCC)、塑料雙列直插式封裝(PDIP)、華夫包式管芯(die in waffle pack)、晶片形式管芯(die in wafer form)、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型封裝(SOIC)、緊縮小外型封裝(SSOP)、薄型小外型封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶片級製造封裝(WFP)、或晶片級處理層疊封裝(WSP)等。

圖7為示出圖6中的存儲系統的應用示例的框圖。

參見圖7，存儲系統20000可以包括半導體存儲器件21000和控制器22000。半導體存儲器件21000可以包括多個半導體存儲晶片。多個半導體存儲晶片可以被分成多個 組。

在圖7中，圖示了多個半導體存儲晶片的組可以分別經由第一通道CH1至第k通道CHk而與控制器22000通信。每個組可以被配置成經由一個公共通道而與控制器22000通信。控制器22000可以與參照圖6所述的控制器11000相同地配置，並且經由多個通道CH1至CHk來控制半導體存儲器件21000的多個半導體存儲晶片。

圖8為圖示包括參照圖7所述的存儲系統的計算系統的框圖。

參見圖8，計算系統30000可以包括：中央處理單元(CPU)31000、RAM 32000、用戶接口33000、電源34000、系統總線35000以及存儲系統20000。

存儲系統2000可以經由系統總線35000而與CPU 31000、RAM 32000、用戶接口33000以及電源34000電連接。經由用戶接口33000提供的或者被CPU 31000處理的數據可以儲存在存儲系統20000中。在圖8中，半導體存儲器件21000被示為經由控制器22000而與系統總線35000耦接。然而，半導體存儲器件21000可以與系統總線35000直接耦接。在此，控制器22000的功能可以通過CPU 31000和RAM 32000來執行。

在圖8中，計算系統30000可以包括參照圖7所述的存儲系統20000。然而，存儲系統20000可以用參照圖6所述的存儲系統10000來代替。作為一個示例性實施例，計算系統30000可以包括參照圖6和圖7所述的存儲系統10000和20000二者。

根據本發明的實施例，頁緩衝器可以將供應至其的內部電源電壓調節至恆定電平，從而穩定地執行其操作。

本文已經公開了示例性實施例，儘管利用了特定的術語，但是這些術語的使用應僅以一般性和描述性的意義來解釋，並非用於限制的目的。在某些情況下，本領域的技術人員清楚的是，自本申請提交起，除非特別指出，否則結合特定實施例所描述的特徵、特性和/或元件可以單獨使用或者與結合其他實施例所描述的特徵、特性和/或元件組合使用。因此，本領域的技術人員將理解的是，在不脫離所附權利要求列舉的本發明的精神和範圍的情況下，可以在形式和細節上進行各種改變。