存儲器的聯合測試行動組測試方法和裝置的製作方法
2023-05-27 09:50:26
專利名稱：存儲器的聯合測試行動組測試方法和裝置的製作方法
技術領域：
本發明涉及測試技術領域，特別涉及一種存儲器的聯合測試行動組(JTAG)測試方法和裝置。
背景技術：
隨著通信單板晶片密度和規模的大幅提升以及板卡布線複雜度的急劇增加，通信單板的生產面臨大量的測試和驗證工作。而傳統的低覆蓋率自動測試手段越來越難以保證新板卡高比例的一次測試通過率，遺留的未自動測試部分需要採用其他手段手工測試和問題定位，對工期和人力投入帶來嚴峻挑戰。因此，如何充分利用自動測試手段，提高通信單板生產測試覆蓋率，是需要認真對待的課題。近年來，JTAG技術得到了普遍應用，該技術是一種結構化的掃描測試技術，對單板生產過程中出現的大多數缺陷，例如元器件損壞、虛焊、PCB內部走線故障等原因，都能檢測並精確定位。要實現JTAG測試，需要在單板上設計一條或多條JTAG鏈，位於該JTAG鏈上的待測試晶片需要具備JTAG測試管腳，通過JTAG測試管腳向待測試晶片寫入數據、並讀出待測試晶片返回的數據，通過與寫入數據進行對比判決得出測試結果。在實際應用中，還需根據具體應用情況設計JTAG鏈路的個數、單一 JTAG鏈路中各晶片菊花鏈連接順序、及測試時如何在已有JTAG鏈路中插入或移除某個晶片等問題。在實際應用中，目前存在大量不具備JTAG測試管腳的晶片，作為大量應用且成熟的晶片，存儲器通常就不具備JTAG測試管腳，對這類晶片進行JTAG測試時，主要有以下兩種實現方案第一、將不帶JTAG測試管腳的晶片夾在兩片帶JTAG測試管腳的晶片之間，測試數據在兩片帶JTAG測試管腳的晶片之間收發時，將穿越不帶JTAG測試管腳的晶片，由此可以間接測試該不帶JTAG測試管腳的晶片和連線的通斷，但存儲器晶片並不適合夾在兩片帶 JTAG測試管腳的晶片之間，時序很難滿足；第二、將不帶JTAG測試管腳的晶片的所有管腳均連接至一個可編程邏輯器件，然後通過這個可編程邏輯器件將JTAG測試波形送至不帶JTAG測試管腳的晶片的各個管腳， 並逐一用示波器在各管腳處觀測波形來判斷連線通斷，但這種方式將佔用大量的可編程邏輯器件管腳，還需要大量的輔助儀器，且只能判斷連線通斷，並不能測試晶片內部的問題。
發明內容
本發明提供兩種存儲器的JTAG測試方法，針對不帶JTAG測試管腳的存儲器，實現簡單、快速、有效的JTAG測試。本發明提供兩種存儲器的JTAG測試裝置，針對不帶JTAG測試管腳的存儲器，實現簡單、快速、有效的JTAG測試。本發明的技術方案是這樣實現的
一種存儲器的聯合測試行動組測試方法，所述存儲器所屬單板上包含具有聯合測試行動組JTAG測試管腳、且接收外部時鐘信號的晶片；關鍵在於，該方法包括A、將存儲器的除時鐘功能管腳外的其他各個管腳連接到所述晶片，將存儲器的時鐘功能管腳連接到一個可選擇輸出測試時鐘信號或所述外部時鐘信號的輔助器件；B、根據存儲器類型編寫時序文件；C、按照所述時序文件，控制所述輔助器件選擇輸出測試時鐘信號，控制所述晶片向存儲器寫入測試數據、捕捉存儲器輸出的數據；D、對寫入的測試數據和捕捉到的數據執行對比判決。一種存儲器的聯合測試行動組測試方法，所述存儲器所屬單板上包含支持聯合測試行動組JTAG管腳、且自身內部產生時鐘信號的晶片；關鍵在於，該方法包括A、將存儲器的各個管腳連接到所述晶片上具有對應功能的管腳；B、根據存儲器類型編寫時序文件；C、按照所述時序文件，控制所述晶片產生測試時鐘信號，控制所述晶片向存儲器寫入測試數據、捕捉存儲器輸出的數據；D、對寫入的數據和捕捉到的數據執行對比判決。一種存儲器的聯合測試行動組測試裝置，關鍵在於，該裝置包括上位機、具有聯合測試行動組JTAG測試管腳、且接收外部時鐘信號的晶片、及可選擇輸出測試時鐘信號和外部時鐘信號的輔助器件；其中所述晶片與所述存儲器除時鐘功能管腳外的其他各個管腳相連；所述上位機，按照基於所述存儲器類型編寫的時序文件，控制所述晶片向所述存儲器寫入測試數據、捕捉所述存儲器輸出的數據；按照所述時序文件，控制所述輔助器件向所述存儲器輸出測試時鐘信號；對寫入所述存儲器的測試數據和所述存儲器輸出的數據執行對比判決；所述晶片，由所述上位機控制，向所述存儲器寫入測試數據、捕捉所述存儲器輸出的數據；輔助器件，由所述上位機控制，選擇輸出測試時鐘信號。一種存儲器的聯合測試行動組測試裝置，關鍵在於，該裝置包括上位機和具有聯合測試行動組JTAG測試管腳、且自身內部產生時鐘信號的晶片；其中所述晶片連接存儲器的各個管腳；所述上位機，按照基於存儲器類型編寫的時序文件，控制所述晶片產生測試時鐘信號，控制所述晶片向存儲器寫入測試數據、捕捉存儲器輸出的數據；對寫入存儲器的測試數據和存儲器輸出的數據執行對比判決；所述晶片，由所述上位機控制，向所述存儲器輸入測試數據、捕捉存儲器輸出的數據。本發明的第一種存儲器的JTAG測試方法中，直接利用存儲器所屬單板上支持 JTAG測試的晶片和可選擇輸出測試時鐘信號或外部時鐘信號的輔助器件，向存儲器寫入數據、捕捉存儲器返回的數據，通過與寫入數據進行對比判決得出測試結果。這種方法無需將存儲器夾在兩個具有JTAG測試管腳的晶片之間，不需要改動現有的電路、也無需大量的檢測輔助器件，實現簡單、快速、有效。
本發明的第二種存儲器的JTAG測試方法中，將存儲器的全部管腳連接到其自身所屬單板上的具有JTAG測試管腳的晶片上，這樣在測試時利用所述晶片向存儲器寫入數據、捕捉存儲器返回的數據，通過與寫入數據進行對比判決得出測試結果。這種方法無需將存儲器夾在兩個具有JTAG測試管腳的晶片之間，避免對存儲器本身的設計帶來過大的難度，而是將存儲器的管腳與其自身所屬單板上具有JTAG測試管腳的晶片連接，實現簡單、 快速、有效。
圖1為本發明中第一種存儲器的JTAG測試方法的流程圖；圖2為本發明實施例一中SDRAM晶片所屬智能板卡上的連接原理框圖；圖3為本發明實施例一中的方法流程圖；圖4為本發明第二種存儲器的JTAG測試方法的流程圖；圖5為本發明實施例二中SDRAM晶片所屬智能板卡上的連接原理框圖；圖6為本發明實施例二中的方法流程圖；圖7為本發明第一種存儲器的JTAG測試裝置的結構示意圖；圖8為本發明第二種存儲器的JTAG測試裝置的結構示意圖。
具體實施例方式為使本發明的目的和優點更加清楚，下面結合附圖和實施例對本發明作進一步的詳細說明。存儲器所屬單板上一般都有各種型號的支持JTAG測試的晶片，例如通信基站設備中，每塊單板上都有各種型號的支持JTAG測試的CPU，這裡所說的支持JTAG測試的晶片， 具體指的就是具備JTAG測試管腳的晶片。而存儲器屬於大量應用而成熟的晶片，通常都不具備JTAG管腳。本發明中兩種測試方法共同的思想，都是利用存儲器所屬單板上支持JTAG 測試的晶片，向存儲器寫入數據、捕捉存儲器返回的數據，下面具體闡述這兩種測試方法。本發明的第一種存儲器的JTAG測試方法中，應用場景如下存儲器所屬單板上支持JTAG測試的晶片接收外部時鐘信號，其本身並不產生時鐘信號、不具備時鐘信號輸出管腳，存儲器的工作時鐘信號也是所述外部時鐘信號；在JTAG測試中，存儲器所需的測試時鐘信號頻率要低於上述外部時鐘信號，這時就需要另外一個可選擇輸出測試時鐘信號或所述外部時鐘信號的輔助器件來實現對存儲器的JTAG測試。圖1為本發明中第一種存儲器的JTAG測試方法的流程圖，該流程包括步驟101 將存儲器的除時鐘功能管腳外的其他各個管腳連接到所述晶片上具有對應功能的各個管腳，將存儲器的時鐘功能管腳連接到一個可選擇輸出測試時鐘信號或所述外部時鐘信號的輔助器件。步驟102 根據存儲器類型編寫時序文件。步驟103 按照所述時序文件，控制所述輔助器件選擇輸出測試時鐘信號，控制所述晶片和所述輔助器件向存儲器寫入測試數據、捕捉存儲器輸出的數據。步驟104 對寫入的測試數據和捕捉到的數據執行對比判決。可見，本發明的第一種存儲器的JTAG測試方法中，直接利用存儲器所屬單板上支持JTAG測試的晶片和可選擇輸出測試時鐘信號或外部時鐘信號的輔助器件，向存儲器寫入數據、捕捉存儲器輸出的數據，通過與寫入數據進行對比判決得出測試結果。這種方法無需將存儲器夾在兩個具有JTAG測試管腳的晶片之間，步驟103和步驟104中的控制操作， 均可以由專門的JTAG軟體執行，因此不需要改動現有的電路、也無需大量的檢測輔助器件，實現簡單、快速、有效。下面給出本發明第一種存儲器的JTAG測試方法的實施例，下文中簡稱為實施例
ο圖2為本發明實施例一中SDRAM晶片所屬智能板卡上的連接原理框圖，結合圖2， 本實施例中的應用場景包括如下幾點第一、存儲器為通信基站設備中的SDRAM晶片；第二、上述SDRAM晶片所屬智能板卡上包含CPU，該CPU包括JTAG測試管腳(TCK/ TMS/TDI/TDO/TRST#)、外部時鐘輸入管腳(Clkin)、通用並行總線接口、內存控制接口、通用輸入輸出(GPIO)管腳和JTAG寄存器，其中通用並行總線接口中又包括片選線(CSm/CSn)、 數據線(Data)、地址線(Addr_L/Addr_H)和讀寫線(R/W#)，上述內存控制接口包括控制線 (Ctrl)；第三、該智能板卡上還額外增加了外部數據/地址復用電路，即圖2中所示的Mux 和Buffer，該智能板卡上還包括B00TR0M和其他外掛晶片，它們與CPU的具體連接關係都是本領域的公知常識，這裡不再贅述；第四、SDRAM晶片包括時鐘(Clk)管腳、時鐘使能(CKE)管腳、片選(CS)管腳、數據(Data)管腳、地址(Addr BA)管腳和控制(Ctrl)管腳；可見，在本實施例中，SDRAM晶片的時鐘功能管腳包括時鐘管腳和時鐘使能管腳；第五、輔助器件為具有JTAG測試管腳(TCK/TMS/TDI/TDO/TRST#)的可編程邏輯器件，可編程邏輯器件管腳分配時，將SDRAM的工作時鐘接至可編程邏輯器件的全局時鐘管腳，同時分配第一輸入(IOp)管腳、第二輸入(IOq)管腳、第一輸出管腳(IOu)和第二輸出管腳(IOv)。可編程邏輯器件的JTAG測試管腳與CPU的JTAG測試管腳連接，全局時鐘管腳接收外部時鐘信號，第一輸入管腳連接CPU上的GPIOm管腳，用於接收測試時鐘信號，第一輸出管腳連接SDRAM上的Clk管腳，用於向SDRAM輸出測試時鐘信號或外部輸入時鐘信號，第二輸入管腳連接CPU上的GPIOn管腳，用於接收測試時鐘使能信號，第二輸出管腳連接SDRAM晶片上的CKE管腳，用於向SDRAM輸出測試時鐘使能信號；該可編程邏輯器件中還包括JTAG寄存器和時鐘選擇寄存器，其中時鐘選擇寄存器通過編寫邏輯代碼實現，在可編程邏輯器件正常工作時，時鐘選擇寄存器選通第一輸出管腳和全局時鐘管腳的連接。結合圖2中所示的原理框圖，圖3為本發明實施例一中的方法流程圖，該流程包括步驟301 設置可編程邏輯器件和CPU處於一個JTAG菊花鏈上。本步驟中，通過將可編程邏輯器件的JTAG測試管腳與CPU的JTAG測試管腳連接在一起，實現將可編程邏輯器件和CPU設置在一個JTAG菊花鏈上。步驟302 將SDRAM晶片的時鐘管腳和時鐘使能管腳連接到可編程邏輯器件，除此之外的其他管腳連接到CPU。本步驟中，具體的連接方式按照圖2所示。
步驟303 根據SDRAM晶片的型號，編寫時序文件。本步驟中，時序文件的作用為執行時序文件得到可執行文件後，根據可執行文件可控制CPU的JTAG寄存器和可編程邏輯器件的JTAG寄存器，實現後續步驟中向SDRAM晶片發送組合時序和測試數據、捕捉SDRAM晶片輸出的數據等操作。時序文件的具體編寫方法，為本領域的公知常識，這裡不再贅述。步驟304 選擇CPU和可編程邏輯器件所在的JTAG掃描鏈。本步驟中，選擇CPU和可編程邏輯器件所在的JTAG掃描鏈之後，CPU的內部只有 JTAG寄存器工作，可編程邏輯器件內部也只有JTAG寄存器工作。步驟305 按照時序文件，控制可編程邏輯器件的JTAG寄存器選通第一輸入管腳與第一輸出管腳的連接、及第二輸入管腳和第二輸出管腳的連接。步驟306 按照時序文件，控制CPU的JTAG寄存器將測試時鐘信號和測試時鐘使能信號更新到第一輸入管腳和第二輸入管腳。步驟307 按照時序文件，控制CPU的JTAG寄存器通過內存控制接口將供SDRAM晶片解碼得出操作命令字的組合時序更新到SDRAM晶片的管腳，通過通用並行總線接口將測試數據更新到SDRAM晶片的管腳。本步驟中，通過JTAG管腳中的TDI將測試數據先寫入JTAG寄存器。測試數據更新到SDRAM晶片的管腳時，這些管腳產生寫時序。SDRAM晶片解碼得出操作命令字後，會按照操作命令字執行寫入和讀出操作。步驟308 按照時序文件，控制CPU的JTAG寄存器通過通用並行總線接口捕捉 SDRAM晶片輸出的數據。本步驟中，SDRAM晶片的管腳先產生讀時序，然後JTAG寄存器捕捉SDRAM晶片輸出的數據。步驟309 對寫入SDRAM晶片的測試數據和捕捉到的數據執行對比判決。本步驟中由JTAG管腳中的TDO輸出JTAG寄存器捕捉到的數據。本實施例一中的測試方法為離線測試方法，在正常工作時，SDRAM晶片的時鐘使能管腳可以禁用或設為固定電平。除上述實施例一中所述的具有JTAG測試管腳的可編程邏輯器件外，也可以選擇其他的可選擇輸出測試時鐘信號或外部時鐘信號的輔助器件來實現類似功能，例如可以選擇多路選擇開關(Mux)，Mux包括第一輸入管腳、第二輸入管腳和輸出管腳，其中第一輸入管腳連接CPU的外部時鐘輸入管腳，第二輸入管腳連接CPU的一個GPIO管腳，輸出管腳連接SDRAM的時鐘管腳。基於這種情況，SDRAM晶片所屬單板上還需設置一個控制開關，在設計該單板時需要設計所述Mux由所述控制開關控制，選通第一輸入管腳和輸出管腳，或選通第二輸入管腳和輸出管腳。每次開始測試前，需要人工觸發控制開關使多路選擇開關選通第二輸入管腳和輸出管腳。在測試開始後，按照編寫的時序文件，控制CPU的JTAG寄存器將測試時鐘信號更新到Mux的輸出管腳，控制CPU的JTAG寄存器通過內存控制接口將供 SDRAM晶片解碼得出操作命令字的組合時序更新到SDRAM晶片的管腳，並通過通用並行總線接口將所述測試數據更新到SDRAM晶片的管腳。本實施例一中所舉出的應用場景只是一種具體的舉例，實際並不僅限於這種情況，例如可編程邏輯器件中的第一輸入管腳和第二輸入管腳也可以不連接CPU的GPIO管腳，而連接CPU中的其他空閒管腳，只要該管腳可以輸出頻率低於SDRAM正常工作所需時鐘的測試時鐘信號即可；SDRAM晶片所屬板卡上其他具有JTAG測試管腳、且能實現與上述CPU 類似功能的晶片也可以代替CPU ；除SDRAM晶片外，對其他類似的存儲器也可以按照該方法進行JTAG測試。本發明的第二種存儲器的JTAG測試方法中，應用場景如下存儲器所屬單板上支持JTAG測試的晶片內部產生時鐘信號，其本身具備時鐘輸出管腳，因此存儲器的時鐘功能管腳可以連接到所屬單板上支持JTAG測試的晶片上，在JTAG測試中，存儲器所需的測試時鐘信號由所述晶片內部產生。圖4為本發明第二種存儲器的JTAG測試方法的流程圖，該流程包括步驟401 將存儲器的各個管腳連接到所述晶片上具有對應功能的管腳。步驟402 根據存儲器類型編寫時序文件，輸入所述晶片。步驟403 按照所述時序文件，控制所述晶片產生測試時鐘信號，控制所述晶片向存儲器寫入測試數據、捕捉存儲器輸出的數據；步驟404 對寫入的數據和捕捉到的數據執行對比判決。本發明的第二種存儲器的JTAG測試方法中，將存儲器的全部管腳連接到其自身所屬單板上的具有JTAG測試管腳的晶片上，這樣在測試時利用所述晶片向存儲器寫入測試數據、並捕捉存儲器返回的數據執行對比判決，由此得到測試結果。這種方法無需將存儲器夾在兩個具有JTAG測試管腳的晶片之間，上述步驟403中的控制操作可以由專門的JTAG 測試軟體實現，因此避免了對存儲器本身的設計帶來過大的難度，而是將存儲器的管腳與其自身所屬單板上具有JTAG測試管腳的晶片連接，實現簡單、快速、有效。這種方法與本發明第一種存儲器的JTAG測試方法的不同在於，只需要利用一個具有JTAG測試管腳的晶片， 無需其他輔助器件。下面給出本發明第二種存儲器的JTAG測試方法的實施例，下文中簡稱為實施例
--ο圖5為本實施例中SDRAM晶片所屬智能板卡上的連接原理框圖，結合圖5，本實施例中的應用場景包括如下幾點第一、存儲器為通信基站設備中的SDRAM晶片；第二、上述SDRAM晶片所屬智能板卡上包含CPU，該CPU包括JTAG測試管腳(TCK/ TMS/TDI/TDO/TRST#)、專用內存控制器接口和JTAG寄存器，其中專用內存控制器接口中又包括時鐘線(Clk)、控制線(Ctrl)、數據線(Data)和地址線(Addr)，該CPU內部產生時鐘信號，由所述時鐘線輸出；第三、SDRAM晶片包括時鐘管腳(Clk)、數據管腳(Data)、地址管腳(Addr)和控制管腳(Ctrl)，每個管腳分別連接CPU的專用內存控制器接口中具有對應功能的管腳；可見， 在本實施例中，SDRAM晶片的時鐘功能管腳僅包括時鐘管腳。結合圖5中所示的原理框圖，圖6為本發明實施例二中的方法流程圖，該流程包括步驟601 將SDRAM晶片的各個管腳分別連接到所屬板卡上具有JTAG測試管腳的 CPU的專用內存控制器接口中具有對應功能的各個管腳。本步驟中，具體的連接方式按照圖5所示。
步驟602 根據SDRAM晶片的型號，編寫時序文件。步驟603 按照時序文件，控制CPU的JTAG寄存器將CPU內部產生的測試時鐘信號更新到SDRAM晶片的管腳。步驟604 按照時序文件，控制CPU的JTAG寄存器將供SDRAM晶片解碼得出操作命令字的組合時序更新到SDRAM晶片的管腳，控制CPU的JTAG寄存器將測試數據更新到 SDRAM晶片的管腳。步驟605 按照時序文件，控制CPU的JTAG寄存器通過專用內存控制器接口捕捉 SDRAM晶片輸出的數據。步驟606 對寫入SDRAM晶片的測試數據和捕捉到的數據執行對比判決。本發明還提供兩種存儲器的JTAG測試裝置。圖7為本發明第一種存儲器的JTAG測試裝置的結構示意圖，該裝置包括上位機、 具有JTAG測試管腳、且接收外部時鐘信號的晶片和可選擇輸出測試時鐘信號和外部時鐘信號的輔助器件。上述上位機，按照基於所述存儲器類型編寫的時序文件，控制所述晶片向所述存儲器寫入測試數據、捕捉所述存儲器輸出的數據；按照所述時序文件，控制所述輔助器件向所述存儲器輸出測試時鐘信號；對寫入所述存儲器的測試數據和所述存儲器輸出的數據執行對比判決。該上位機中可以承載專門的JTAG測試軟體，用於實現所述的各種控制功能。上述晶片，由上位機控制，向存儲器寫入測試數據、捕捉存儲器輸出的數據。上述輔助器件，由上位機控制，選擇輸出測試時鐘信號。下面給出本發明中第一種存儲器的JTAG測試裝置的實施例，下文中簡稱為實施例三，在本實施例中，存儲器為SDRAM晶片。上述晶片為CPU，外部時鐘信號由其外部時鐘信號管腳輸入，輔助器件為具有 JTAG測試管腳的可編程邏輯器件，上位機進一步用於，選擇所述CPU和所述可編程邏輯器件所在的JTAG菊花鏈。上述CPU中還包括通用並行總線接口、內存控制接口、通用輸入輸出GPIO管腳和 JTAG寄存器，其中通用並行總線接口和內存控制接口中的各個管腳與SDRAM晶片除時鐘信號和時鐘使能信號外的各個管腳相連。上述可編程邏輯器件中還包括全局時鐘管腳、第一輸入管腳、第二輸入管腳、第一輸出管腳、第二輸出管腳和JTAG寄存器，其中全局時鐘管腳連接CPU的外部時鐘輸入管腳，第一輸入管腳連接CPU的一個GPIO管腳，用於接收測試時鐘信號，第二輸入管腳連接CPU的另一個GPIO管腳，用於接收測試時鐘使能信號，第一輸出管腳連接SDRAM晶片的時鐘管腳，第二輸出管腳連接SDRAM晶片的時鐘使能管腳。在此基礎上，CPU的JTAG寄存器由上位機控制，將測試時鐘信號和測試時鐘使能信號更新到第一輸出管腳和第二輸出管腳，通過內存控制接口將供SDRAM晶片解碼得出操作命令字的組合時序更新到SDRAM晶片的管腳，並通過通用並行總線接口將測試數據更新到SDRAM晶片的管腳，通過通用並行總線接口捕捉SDRAM晶片輸出的數據。可編程邏輯器件的JTAG寄存器由上位機控制，選通第一輸入管腳與第一輸出管腳的連接、及第二輸入管腳和第二輸出管腳的連接。除上述實施例三舉出的具體情況外，上述輔助器件還可以是Mux，包括第一輸入管腳、第二輸入管腳和輸出管腳，其中第一輸入管腳連接CPU的外部時鐘輸入管腳，第二輸入管腳連接CPU的一個GPIO管腳，用於接收測試時鐘信號，輸出管腳連接SDRAM晶片的時鐘管腳。在此基礎上，SDRAM晶片所屬單板上還包括一個控制開關，被觸發後使Mux選通第二輸入管腳。CPU的JTAG寄存器由上位機控制，將測試時鐘信號更新到Mux的輸出管腳，通過內存控制接口將供SDRAM晶片解碼得出操作命令字的組合時序更新到SDRAM晶片的管腳， 並通過通用並行總線接口將測試數據更新到SDRAM晶片的管腳，通過通用並行總線接口捕捉SDRAM晶片輸出的數據。本發明中第二種存儲器的JTAG測試裝置包括上位機、和具有JTAG測試管腳、且自身內部產生時鐘信號的晶片。該晶片連接存儲器的各個管腳。上述上位機，按照基於存儲器類型編寫的時序文件，控制所述晶片產生測試時鐘信號，控制所述晶片向存儲器寫入測試數據、捕捉存儲器輸出的數據；對寫入存儲器的測試數據和存儲器輸出的數據執行對比判決。該上位機中可以承載專門的JTAG測試軟體，用於實現所述的各種控制功能。上述晶片由上位機控制，向存儲器輸入測試數據、捕捉存儲器輸出的數據。綜上所述，以上僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。 凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種存儲器的聯合測試行動組測試方法，所述存儲器所屬單板上包含具有聯合測試行動組JTAG測試管腳、且接收外部時鐘信號的晶片；其特徵在於，該方法包括A、將存儲器的除時鐘功能管腳外的其他各個管腳連接到所述晶片，將存儲器的時鐘功能管腳連接到一個可選擇輸出測試時鐘信號或所述外部時鐘信號的輔助器件；B、根據存儲器類型編寫時序文件；C、按照所述時序文件，控制所述輔助器件選擇輸出測試時鐘信號，控制所述晶片向存儲器寫入測試數據、捕捉存儲器輸出的數據；D、對寫入的測試數據和捕捉到的數據執行對比判決。
2.如權利要求1所述的方法，其特徵在於，所述晶片為中央處理器CPU，所述外部時鐘信號由CPU的外部時鐘信號管腳輸入；所述輔助器件為具有JTAG測試管腳的可編程邏輯器件；所述步驟A和步驟B之間進一步包括通過連接所述CPU的JTAG測試管腳和所述可編程邏輯器件的JTAG測試管腳，將所述CPU和所述可編程邏輯器件設置在一個JTAG菊花鏈上；所述步驟B和步驟C之間進一步包括選擇所述CPU和所述可編程邏輯器件所在的 JTAG菊花鏈。
3.如權利要求2所述的方法，其特徵在於，所述CPU還包括通用並行總線接口、內存控制接口、通用輸入輸出GPIO管腳和JTAG寄存器；所述可編程邏輯器件還包括全局時鐘管腳、第一輸入管腳、第二輸入管腳、第一輸出管腳、第二輸出管腳和JTAG寄存器，其中所述全局時鐘管腳連接所述CPU的外部時鐘輸入管腳，所述第一輸入管腳連接所述CPU的一個 GPIO管腳，用於接收測試時鐘信號，所述第二輸入管腳連接所述CPU的另一個GPIO管腳，用於接收測試時鐘使能信號；所述步驟A包括Al、將所述存儲器除時鐘管腳和時鐘使能管腳外的其他管腳分別連接到所述CPU的通用並行總線接口和內存控制接口中具有對應功能的各個管腳；A2、將所述存儲器的時鐘管腳連接到所述可編程邏輯器件的第一輸出管腳，將所述存儲器的時鐘使能管腳連接到所述可編程邏輯器件的第二輸出管腳；所述步驟C包括Cl、按照所述時序文件，控制所述可編程邏輯器件的JTAG寄存器選通第一輸入管腳與第一輸出管腳的連接、及第二輸入管腳和第二輸出管腳的連接；C2、按照所述時序文件，控制所述CPU的JTAG寄存器將測試時鐘信號和測試時鐘使能信號更新到所述第一輸入管腳和第二輸入管腳；C3、按照所述時序文件，控制所述CPU的JTAG寄存器通過所述內存控制接口將供存儲器解碼得出操作命令字的組合時序更新到存儲器的管腳，並通過所述通用並行總線接口將所述測試數據更新到存儲器的管腳；C4、按照所述時序文件，控制所述CPU的JTAG寄存器通過所述通用並行總線接口捕捉所述存儲器輸出的數據。
4.如權利要求2所述的方法，其特徵在於，所述晶片為CPU，所述外部時鐘信號由該CPU 的外部時鐘輸入管腳輸入，所述CPU還包括GPIO管腳、通用並行總線、內存控制總線和JTAG寄存器；所述輔助器件為多路選擇開關，包括第一輸入管腳、第二輸入管腳和輸出管腳，其中第一輸入管腳連接所述CPU的外部時鐘輸入管腳，第二輸入管腳連接所述CPU的一個 GPIO管腳，用於接收測試時鐘信號；所述存儲器所屬單板上還包括一個控制開關；所述步驟A包括Al、將所述存儲器除時鐘管腳外的其他管腳分別連接到所述CPU的通用並行總線接口和內存控制接口中具有對應功能的各個管腳；A2、將所述存儲器的時鐘管腳連接到所述多路選擇開關的輸出管腳；所述步驟C包括Cl、觸發所述控制開關，使多路選擇開關的輸出管腳選通所述第二輸入管腳；C2、按照所述時序文件，控制所述CPU的JTAG寄存器將測試時鐘信號更新到所述多路選擇開關的輸出管腳；C3、按照所述時序文件，控制所述CPU的JTAG寄存器通過所述內存控制接口將供存儲器解碼得出操作命令字的組合時序更新到所述存儲器的管腳，並通過所述通用並行總線接口將所述測試數據更新到所述存儲器的管腳；C4、按照所述時序文件，控制所述CPU的JTAG寄存器通過所述通用並行總線接口捕捉所述存儲器輸出的數據。
5.一種存儲器的聯合測試行動組測試方法，所述存儲器所屬單板上包含支持聯合測試行動組JTAG管腳、且自身內部產生時鐘信號的晶片；其特徵在於，該方法包括A、將存儲器的各個管腳連接到所述晶片上具有對應功能的管腳；B、根據存儲器類型編寫時序文件；C、按照所述時序文件，控制所述晶片產生測試時鐘信號，控制所述晶片向存儲器寫入測試數據、捕捉存儲器輸出的數據；D、對寫入的數據和捕捉到的數據執行對比判決。
6.如權利要求5所述的方法，其特徵在於，所述晶片為中央處理器CPU，該CPU還包括專用內存控制器接口；所述步驟A為將所述存儲器的各個管腳分別與所述專用內存控制器接口中具有對應功能的各個管腳連接。
7.一種存儲器的聯合測試行動組測試裝置，其特徵在於，該裝置包括上位機、具有聯合測試行動組JTAG測試管腳、且接收外部時鐘信號的晶片、及可選擇輸出測試時鐘信號和外部時鐘信號的輔助器件；其中所述晶片與所述存儲器除時鐘功能管腳外的其他各個管腳相連；所述上位機，按照基於所述存儲器類型編寫的時序文件，控制所述晶片向所述存儲器寫入測試數據、捕捉所述存儲器輸出的數據；按照所述時序文件，控制所述輔助器件向所述存儲器輸出測試時鐘信號；對寫入所述存儲器的測試數據和所述存儲器輸出的數據執行對比判決；所述晶片，由所述上位機控制，向所述存儲器寫入測試數據、捕捉所述存儲器輸出的數據；輔助器件，由所述上位機控制，選擇輸出測試時鐘信號。
8.如權利要求7所述的裝置，其特徵在於，所述晶片為中央處理器CPU，所述外部時鐘信號由其外部時鐘信號管腳輸入；所述輔助器件為具有JTAG測試管腳的可編程邏輯器件； 所述可編程邏輯器件的JTAG測試管腳與所述CPU的JTAG測試管腳相連； 所述上位機進一步用於，選擇所述CPU和所述可編程邏輯器件所在的JTAG菊花鏈。
9.如權利要求8所述的裝置，其特徵在於，所述CPU還包括通用並行總線接口、內存控制接口、通用輸入輸出GPIO管腳和JTAG寄存器；其中通用並行總線接口和內存控制接口中的各個管腳與所述存儲器除時鐘信號和時鐘使能信號外的各個管腳相連；所述可編程邏輯器件還包括全局時鐘管腳、第一輸入管腳、第二輸入管腳、第一輸出管腳、第二輸出管腳和JTAG寄存器，其中所述全局時鐘管腳連接所述CPU的外部時鐘輸入管腳，所述第一輸入管腳連接所述CPU的一個GPIO管腳，用於接收測試時鐘信號，所述第二輸入管腳連接所述CPU的另一個GPIO管腳，用於接收測試時鐘使能信號，所述第一輸出管腳連接所述存儲器的時鐘管腳，所述第二輸出管腳連接所述存儲器的時鐘使能管腳；所述CPU的JTAG寄存器由所述上位機控制，將測試時鐘信號和測試時鐘使能信號更新到所述第一輸出管腳和第二輸出管腳，通過所述內存控制接口將供存儲器解碼得出操作命令字的組合時序更新到存儲器的管腳，並通過所述通用並行總線接口將所述測試數據更新到存儲器的管腳，通過所述通用並行總線接口捕捉所述存儲器輸出的數據；所述可編程邏輯器件的JTAG寄存器由所述上位機控制，選通所述第一輸入管腳與第一輸出管腳的連接、及第二輸入管腳和第二輸出管腳的連接。
10.如權利要求8所述的裝置，其特徵在於，所述晶片為CPU，所述外部時鐘信號由該 CPU的外部時鐘輸入管腳輸入，該CPU還包括GPIO管腳、通用並行總線接口、內存控制接口和JTAG寄存器，其中通用並行總線接口和內存控制接口中的各個管腳與所述存儲器除時鐘管腳外的各個管腳分別連接；所述輔助器件為多路選擇開關，包括第一輸入管腳、第二輸入管腳和輸出管腳，其中第一輸入管腳連接所述CPU的外部時鐘輸入管腳，第二輸入管腳連接所述CPU的一個GPIO管腳，用於接收測試時鐘信號，所述輸出管腳連接所述存儲器的時鐘管腳；所述存儲器所屬單板上還包括一個控制開關，被觸發後使多路選擇開關選通所述第二輸入管腳；所述CPU的JTAG寄存器由所述上位機控制，將測試時鐘信號更新到所述多路選擇開關的輸出管腳，通過所述內存控制接口將供存儲器解碼得出操作命令字的組合時序更新到所述存儲器的管腳，並通過所述通用並行總線接口將所述測試數據更新到所述存儲器的管腳，通過所述通用並行總線接口捕捉所述存儲器輸出的數據。
11.一種存儲器的聯合測試行動組測試裝置，其特徵在於，該裝置包括上位機和具有聯合測試行動組JTAG測試管腳、且自身內部產生時鐘信號的晶片；其中所述晶片連接存儲器的各個管腳；所述上位機，按照基於存儲器類型編寫的時序文件，控制所述晶片產生測試時鐘信號， 控制所述晶片向存儲器寫入測試數據、捕捉存儲器輸出的數據；對寫入存儲器的測試數據和存儲器輸出的數據執行對比判決；所述晶片，由所述上位機控制，向所述存儲器輸入測試數據、捕捉存儲器輸出的數據。
全文摘要
本發明提供兩種存儲器的聯合測試行動組JTAG測試方法和裝置，針對不具備JTAG測試管腳的存儲器，利用其所屬單板上具有JTAG測試管腳的晶片實現測試，無需將存儲器夾在兩片具有JTAG測試管腳的晶片之間，也無需大量的輔助器件，實現簡單、快速、有效。
文檔編號G11C29/56GK102486939SQ20101058130
公開日2012年6月6日 申請日期2010年12月6日 優先權日2010年12月6日
發明者趙瑩, 黃健立 申請人:普天信息技術研究院有限公司