一種保持分頻時鐘相位一致的方法及分頻電路與流程

2023-05-27 02:47:42 2

本發明涉及集成電路領域中的分頻技術，尤其涉及一種保持分頻時鐘相位一致的方法及分頻電路。

背景技術：

隨著消費類電子的迅猛發展，晶片的功能越來越複雜，規模也越來越大。晶片中集成的模塊也越來越大、越來越複雜，如處理器、存儲模塊等。為了方便全晶片的綜合實現，這些大的模塊通常採用單獨固化(harden)的方式合入全晶片網表(netlist)中。

為了適應晶片的不同應用場景，晶片內有些大模塊的時鐘源往往比較多樣，有適應高性能的高頻時鐘，也有適應低功耗需要的低頻時鐘。其中這些大的模塊也會根據自身功能特點劃分不同的功能模式，不同的功能模式將需要不同的時鐘源；在不同的功能模式下還可能會需要多個時鐘，並且不同時鐘間還會有分頻比和相位的要求。

在個別晶片應用場景中，同一時鐘源及其分頻時鐘要同時送給某個大模塊，同時分頻時鐘又要送給其他模塊，並且這些模塊間又有數據交互。如果該大模塊採用單獨固化的方式，為了方便實現該模塊對源時鐘和其分頻時鐘的相位要求，需要將源時鐘及其用於產生分頻時鐘的分頻模塊放置在需要單獨固化的大模塊中，由源時鐘分頻產生分頻時鐘的分頻動作在固化模塊內部實現。對於單獨固化的模塊，是不適宜將分頻時鐘輸出給其他模塊用的，因為固化的模塊有時鐘輸入和時鐘輸出將會導致綜合實現時很難做到全晶片的時序收斂。為了提供分頻時鐘給其他模塊用，只能在固化的大模塊外面複製一個分頻模塊來產生分頻時鐘提供其他模塊。由於這些模塊間基於分頻時鐘有數據交互，隨著全芯 片布局布線越來越大，存在數據交互的兩個寄存器的時鐘又是由兩個不同的分頻器產生，如何保證固化模塊內外分頻器產生分頻時鐘相位一致，便成為模塊功能正確與否的關鍵，對於此問題，相關技術尚未解決。

技術實現要素：

為解決上述技術問題，本發明實施例提供了一種保持分頻時鐘相位一致的方法及分頻電路。

本發明實施例提供的保持分頻時鐘相位一致的方法，包括：

將第一分頻器的最後一級寄存器的d輸入端與第二分頻器的最後一級寄存器的d輸入端連通；所述第一分頻器位於固化模塊的外部，所述第二分頻器位於所述固化模塊的內部；

通過所述第一分頻器和所述第二分頻器對源時鐘信號分別進行分頻，在所述第一分頻器的最後一級寄存器的q輸出端輸出第一分頻信號，在所述第二分頻器的最後一級寄存器的q輸出端輸出第二分頻信號；其中，所述第一分頻信號與所述第二分頻信號的相位一致。

本發明實施例中，所述將第一分頻器的最後一級寄存器的d輸入端與第二分頻器的最後一級寄存器的d輸入端連通，包括：

將所述第一分頻器的最後一級寄存器的d輸入端引出；

將所述第二分頻器的最後一級寄存器的d輸入端與輸入源斷開，將所述第一分頻器引出的d輸入端接至所述第二分頻器的d輸入端。

本發明實施例中，所述方法還包括：

在所述第一分頻器最後一級寄存器的d輸入端與所述第二分頻器的最後一級寄存器的d輸入端之間，設置流水線(pipeline)寄存器。

本發明實施例中，所述第一分頻器中的寄存器和所述第二分頻器中的寄存器由d觸發器組成。

本發明實施例中，所述pipeline寄存器由d觸發器組成。

本發明實施例提供的分頻電路，包括：第一分頻器、第二分頻器；所述第 一分頻器位於固化模塊的外部，所述第二分頻器位於所述固化模塊的內部；所述第一分頻器的最後一級寄存器的d輸入端與所述第二分頻器的最後一級寄存器的d輸入端連通；

所述第一分頻器，用於對源時鐘信號進行分頻，在所述第一分頻器的最後一級寄存器的q輸出端輸出第一分頻信號；

所述第二分頻器，用於對所述源時鐘信號進行分頻，在所述第二分頻器的最後一級寄存器的q輸出端輸出第二分頻信號；

其中，所述第一分頻信號與所述第二分頻信號的相位一致。

本發明實施例中，所述第二分頻器的最後一級寄存器的d輸入端與輸入源斷開；

所述第一分頻器的最後一級寄存器的d輸入端引出後，接至所述第二分頻器的d輸入端。

本發明實施例中，在所述第一分頻器最後一級寄存器的d輸入端與所述第二分頻器的最後一級寄存器的d輸入端之間，設置有pipeline寄存器。

本發明實施例中，所述第一分頻器中的寄存器和所述第二分頻器中的寄存器由d觸發器組成。

本發明實施例中，所述pipeline寄存器由d觸發器組成。

本發明實施例的技術方案中，第一分頻器位於固化模塊的外部，第二分頻器位於所述固化模塊的內部；將第一分頻器的最後一級寄存器的d輸入端與第二分頻器的最後一級寄存器的d輸入端連通；這樣，通過所述第一分頻器和所述第二分頻器對源時鐘信號分別進行分頻，在所述第一分頻器的最後一級寄存器的q輸出端輸出第一分頻信號，在所述第二分頻器的最後一級寄存器的q輸出端輸出第二分頻信號；所述第一分頻信號與所述第二分頻信號的相位一致。可見，本發明實施例的技術方案不僅保證了單獨的固化(harden)模塊的易實現性，又保證了單獨固化模塊內外分頻時鐘的相位一致性，從而保證電路功能的正確性，符合當前系統級晶片(soc，system-on-a-chip)設計複雜性的需求。

附圖說明

圖1為分布式分頻時鐘架構示意圖；

圖2為本發明實施例的保持分頻時鐘相位一致的方法的流程示意圖；

圖3為本發明實施例的分布式分頻時鐘相位對齊示意圖一；

圖4為本發明實施例的分布式分頻時鐘相位對齊示意圖二；

圖5為本發明實施例的分布式分頻時鐘相位對齊示意圖三；

圖6為本發明實施例的分頻電路的結構組成示意圖。

具體實施方式

為了能夠更加詳盡地了解本發明實施例的特點與技術內容，下面結合附圖對本發明實施例的實現進行詳細闡述，所附附圖僅供參考說明之用，並非用來限定本發明實施例。

隨著soc設計規模的不斷增大，在晶片設計中出現很多單獨固化(harden)的模塊，稱為固化模塊，這些固化模塊的時鐘關係有些還比較複雜、多樣，這種情況下便較為容易產生分布式時鐘分頻的情況。如圖1所示，harden_module模塊是單獨固化的，為固化模塊。該模塊需要的時鐘也較為複雜，需要晶片頂層輸入top_wclk時鐘，並在該模塊內部做4分頻產生module_div_wclk時鐘。

由於這個模塊是單獨固化實現的，將內部分頻時鐘module_div_wclk保留供內部寄存器使用，與此同時，輸出給模塊外部寄存器使用，這樣不利於harden_module的固化實現，因為受限於module_div_wclk時鐘的時序收斂困難。為了保證功能的正確性，需要在harden_module外部，來實現對top_wclk的分頻操作，從而產生out_div_wclk提供給外部模塊使用。

在具體晶片實現過程中，harden_module內外兩個分頻器所使用的復位源可能並不一樣，或者時鐘樹分叉生長等原因，從而導致內外兩個分頻器退出復位態的時間點就可能不同，進而導致兩個分頻器產生的分頻時鐘module_div_wclk和out_div_wclk相位並不相同。在邏輯功能上，是需要module_div_wclk和out_div_wclk相位一致，並彼此驅動寄存器間存在數 據交互，如果相位不一樣，便會導致功能異常。

基於此，本發明實施例提供了一種保持分頻時鐘相位一致的方法，如圖2所示，所述保持分頻時鐘相位一致的方法包括以下步驟：

步驟201：將第一分頻器的最後一級寄存器的d輸入端與第二分頻器的最後一級寄存器的d輸入端連通；所述第一分頻器位於固化模塊的外部，所述第二分頻器位於所述固化模塊的內部。

在分布式分頻時鐘場景中，在單獨固化模塊內外都存在分頻器，本示例將位於固化模塊外部的分頻器稱為第一分頻器，將位於固化模塊內部的分頻器稱為第二分頻器。

兩個分頻器輸出時鐘相位不能對齊，是因為兩個分頻器最後一級寄存器(也即時鐘輸出寄存器)的d輸入端的輸入不同，從而導致各自的q輸出端輸出不同，即輸出時鐘相位不一致。

根據時鐘相位不能對齊產生原因，本發明實施例將第一分頻器的最後一級寄存器的d輸入端與第二分頻器的最後一級寄存器的d輸入端連通。

如圖3所示，將harden_module內外部分頻器的d輸入端連通。

更為具體地，將所述第一分頻器的最後一級寄存器的d輸入端引出；將所述第二分頻器的最後一級寄存器的d輸入端與輸入源斷開，將所述第一分頻器引出的d輸入端接至所述第二分頻器的d輸入端。

如圖4所示，將harden_module外部的分頻器的最後一級寄存器找到，並將該寄存器的d輸入端引出；將harden_module內部分頻器最後一級寄存器找到，並將該寄存器的d輸入端與輸入源斷開，將外部分頻器引出的d輸入端接至該寄存器的d輸入端。這裡，本示例以分頻器為4分頻器(div4)為例進行解釋說明。在外部分頻器div4中，找到最後一級輸出寄存器(clko)，將該寄存器的d輸入端引出；在內部分頻器div4中，找到最後一級寄存器(clko)，將其原有的d輸入端邏輯打斷，將外部分頻器引出的d輸入端接至該寄存器d輸入端，這樣便能保證內外部分頻器最後一級寄存器d輸入端是一致的，從而保證內外部分頻器輸出的時鐘相位是一致的。

本發明實施例中，將固化模塊外部分頻器最後一級寄存器的d輸入端連接至內部分頻器最後一級寄存器的d輸入端，更加易於固化模塊時鐘收斂。

在具體實現過程中，固化模塊內外分頻器所用高頻時鐘由於時鐘樹生成差異，內部分頻器時鐘上升沿可能會在外部分頻器時鐘上升沿之前到來，可能導致外部分頻器的d輸入端引入內部分頻器後，時序難於收斂。為此，在所述第一分頻器最後一級寄存器的d輸入端與所述第二分頻器的最後一級寄存器的d輸入端之間，設置pipeline寄存器。如圖5所示，在寄存器d輸入端引出路徑上插入pipeline寄存器，來緩解時序緊張。

步驟202：通過所述第一分頻器和所述第二分頻器對源時鐘信號分別進行分頻，在所述第一分頻器的最後一級寄存器的q輸出端輸出第一分頻信號，在所述第二分頻器的最後一級寄存器的q輸出端輸出第二分頻信號；其中，所述第一分頻信號與所述第二分頻信號的相位一致。

本發明實施例中，所述第一分頻器中的寄存器和所述第二分頻器中的寄存器由d觸發器組成。所述pipeline寄存器由d觸發器組成。

本發明實施例，解決了分布式分頻時鐘相位無法對齊的問題，易於前後端實現，為當前晶片規模不斷增大提供了基礎，帶來了方便。

圖6為本發明實施例的分頻電路的結構組成示意圖，如圖6所示，所述分頻電路包括：第一分頻器61、第二分頻器62；所述第一分頻器61位於固化模塊63的外部，所述第二分頻器62位於所述固化模塊63的內部；所述第一分頻器61的最後一級寄存器的d輸入端與所述第二分頻器62的最後一級寄存器的d輸入端連通；

所述第一分頻器61，用於對源時鐘信號進行分頻，在所述第一分頻器61的最後一級寄存器的q輸出端輸出第一分頻信號；

所述第二分頻器62，用於對所述源時鐘信號進行分頻，在所述第二分頻器62的最後一級寄存器的q輸出端輸出第二分頻信號；

其中，所述第一分頻信號與所述第二分頻信號的相位一致。

本發明實施例中，所述第二分頻器62的最後一級寄存器的d輸入端與輸 入源斷開；

所述第一分頻器61的最後一級寄存器的d輸入端引出後，接至所述第二分頻器62的d輸入端。

本發明實施例中，在所述第一分頻器61最後一級寄存器的d輸入端與所述第二分頻器62的最後一級寄存器的d輸入端之間，設置有pipeline寄存器。

本發明實施例中，所述第一分頻器61中的寄存器和所述第二分頻器62中的寄存器由d觸發器組成。所述pipeline寄存器由d觸發器組成。

本領域技術人員應當理解，圖6所示的分頻電路的實現可參照前述保持分頻時鐘相位一致的方法的相關描述而理解。

本發明實施例所記載的技術方案之間，在不衝突的情況下，可以任意組合。

以上所述，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。