使用快速退火在SiGe層上形成均勻Ni（Pt）Si（Ge）接觸的方法和器件的製作方法
2023-05-27 03:50:21
使用快速退火在SiGe層上形成均勻Ni（Pt）Si（Ge）接觸的方法和器件的製作方法
【專利摘要】本發明涉及使用快速退火在SiGe層上形成均勻Ni（Pt）Si（Ge）接觸的方法和器件。提供了在不使用帽層的情況下形成光滑矽化物的技術。在一個方面，提供了一種用於形成矽化物的無帽層方法。所述方法包括以下步驟。提供選自矽和矽鍺的半導體材料。在所述半導體材料上沉積至少一種矽化物金屬。在約400℃到約800℃的溫度下，將所述半導體材料和所述至少一種矽化物金屬退火小於或等於約10毫秒的時長以形成矽化物。另外還提供了FET器件和用於製造FET器件的方法。
【專利說明】使用快速退火在SiGe層上形成均勻Ni (Pt)Si (Ge)接觸
的方法和器件
【技術領域】
[0001 ] 本發明涉及矽化物形成。更具體地說，本發明涉及在不使用帽層的情況下形成光滑矽化物的技術。
【背景技術】
[0002]嵌入式矽鍺(SiGe)最近被用作源極/漏極材料以提升溝道空穴遷移率(由晶格失配誘導的應力導致)。鎳鉬(NiPi)矽化物是SiGe的標準接觸金屬，但是，正常快速熱退火(RAT)下的NiPt-SiGe反應導致較差的界面形態(矽化物尖峰)。
[0003]進入SiGe源極/漏極矽化物尖峰可能導致嚴重的應力損失或結洩漏。當鍺(Ge)的百分比增加時，這樣較差的界面形態問題更加惡化。
[0004]傳統處理這種問題的方法包括使用具有較低Ge百分比的矽(Si)或SiGe帽層來改善表面形態。即，帽層與NiPt發生反應以形成NiSi，從而避免界面形態問題。但是，在製造流程中使用帽層會增加製造複雜度和成本。
[0005]因此，需要在不引入使用帽層的複雜度和成本的情況下，避免在SiGe源極/漏極接觸形成時出現差的界面形態的技術。
【發明內容】
[0006]本發明涉及在不使用帽層的情況下形成光滑矽化物的技術。在本發明的一個方面，提供一種形成矽化物的無帽層方法。所述方法包括下面的步驟。提供選自矽和矽鍺的半導體材料。在所述半導體材料上沉積至少一種矽化物金屬。以約400°C到約800°C的溫度，將所述半導體材料和所述至少一種矽化物金屬退火小於等於大約10毫秒的時長以形成所述矽化物。
[0007]在本發明的另一方面，提供一種製造場效應電晶體(FET)器件的方法。所述方法包括下面的步驟。提供絕緣體上矽(SOI)晶片，其具有位於掩埋氧化物(BOX)之上的SOI層；在所述晶片中形成至少一個有源區。在所述至少一個有源區的充當所述器件的溝道的部分上形成柵極疊層。形成與所述柵極疊層鄰近的所述器件的源極和漏極區，其中所述器件的所述源極和漏極區包括選自矽和矽鍺的半導體材料。在所述晶片上沉積至少一種矽化物金屬。在約400°C到約800°C的溫度下，將所述半導體材料和所述至少一種矽化物金屬退火小於或等於約10毫秒的時長以形成到所述器件的所述源極和漏極的矽化物接觸。
[0008]在本發明的又一方面，提供一種FET器件。所述FET器件包括SOI晶片，其具有位於BOX之上的SOI層，並且在所述晶片中形成有至少一個有源區；位於所述至少一個有源區的充當所述器件的溝道的部分之上的柵極疊層；與所述柵極疊層鄰近的所述器件的源極和漏極區，其中所述器件的所述源極和漏極區包括選自矽和矽鍺的半導體材料；以及到所述器件的所述源極和漏極區的矽化物接觸，其中在所述矽化物接觸與所述半導體材料之間存在界面，並且其中所述界面具有小於約5納米的界面粗糙度。[0009]通過參考下面的詳細描述和附圖，將能更全面地了解本發明以及本發明的進一步的特徵和優點。
【專利附圖】
【附圖說明】
[0010]圖1是示出根據本發明的實施例在半導體材料(例如，矽或矽鍺)上沉積的矽化物金屬的截面圖；
[0011]圖2是示出根據本發明的實施例使用快速退火(例如，閃光(flash)退火或雷射退火)使金屬與半導體材料反應而形成矽化物的截面圖；
[0012]圖3是示出根據本發明的實施例在矽化物反應之後去除任何未反應的金屬的可選步驟的截面圖；
[0013]圖4是示出根據本發明的實施例的用於場效應電晶體(FET)器件製造工藝的起始結構的截面圖，該起始結構具有柵極疊層以及在柵極疊層的相對側/附近形成的源極和漏極區；
[0014]圖5是示出根據本發明的實施例在晶片上均厚沉積矽化物金屬以覆蓋源極和漏極區的截面圖；
[0015]圖6是示出根據本發明的實施例用於使源極和漏極區中的矽化物金屬與半導體材料發生反應以形成矽化物的快速退火的截面圖；
[0016]圖7是示出根據本發明的實施例從器件去除未反應的矽化物金屬以形成自對準的源極和漏極區接觸的截面圖；
[0017]圖8A是根據本發明的實施例使用快速熱退火(並且沒有帽層)製備的SiGe矽化物樣品的自上而下的掃描電子顯微鏡(TDSEM)圖像；
[0018]圖8B是根據本發明的實施例使用快速熱退火(並且沒有帽層)製備的SiGe矽化物樣品的截面透射電子顯微鏡(XTEM)圖像；
[0019]圖9A是根據本發明的實施例以500°C的峰值溫度使用閃光退火(並且沒有帽層)製備的SiGe矽化物樣品的TDSEM圖像；
[0020]圖9B是根據本發明的實施例以500°C的峰值溫度使用閃光退火(並且沒有帽層)製備的SiGe矽化物樣品的XTEM圖像；
[0021]圖10A是根據本發明的實施例以600°C的峰值溫度使用閃光退火(並且沒有帽層)製備的SiGe矽化物樣品的TDSEM圖像；
[0022]圖10B是根據本發明的實施例以600°C的峰值溫度使用閃光退火(並且沒有帽層)製備的SiGe矽化物樣品的XTEM圖像。
【具體實施方式】
[0023]此處提供了在矽鍺(SiGe)材料上形成金屬(例如，但不限於鎳鉬(NiPt)矽化物)的技術，這些技術避免了一般與不使用帽層而在SiGe材料(見上文)上形成金屬矽化物相關的界面形態問題，與傳統工藝相比，這有利的降低了製造工藝的複雜度和成本。即，在本發明的技術中，採用快速退火(閃光退火或雷射退火)而非傳統快速熱退火，在SiGe上形成金屬矽化物(沒有帽層)。結果(將在下面詳細地描述)產生非常光滑的金屬矽化物。
[0024]首先參考圖1-3提供本發明的概述，然後提供本發明的示例性實施方式以在示例性場效應電晶體(FET)器件中形成源極和漏極接觸，如參考圖4-7所示的那樣。圖1是示出工藝的示例性起始半導體材料102的截面圖。根據示例性實施例，半導體材料102是矽
(Si)或SiGe材料。在下面描述的示例性FET製造工藝流程中，起始半導體材料是器件的嵌入式原位硼摻雜的SiGe，或者注入或原位摻雜的Si源極和漏極。
[0025]可以對半導體材料102執行娃化物製程前清潔(a pre-silicide clean)(在金屬沉積之前，請參閱下文)以去除自然氧化物。為去除自然氧化物的適當矽化物製程前清洗處理包括但不限於氫氟酸(HF)和反應預清潔(RPC)。
[0026]接下來，如圖1所示，矽化物金屬或金屬104沉積在材料上。適當的矽化物金屬包括但不限於鎳(Ni)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鈷(Co)、鎢(鎢)以及包括上述金屬中至少一項的組合，例如鎳鉬(NiPt)和鈦鉬(TiPt)。可以使用例如蒸鍍或濺射將金屬104沉積在半導體材料102上。
[0027]然後使用快速退火使金屬104與半導體材料102反應以形成矽化物202。請參閱圖2。有利地，發現通過採用高溫、短時間退火的本發明技術，可以產生非常光滑的界面(請參閱下面描述的結果)而無需帽層。根據示例性實施例，在該退火步驟期間，金屬/半導體材料在小於或等於約10毫秒(例如，從約1微秒到約10毫秒)內被加熱到約400°C到約800°C的溫度。此類退火條件可以使用閃光或雷射退火工藝實現。根據示例性實施例，在快速退火之前，將半導體材料預熱到約150°C到約350°C的初始溫度。僅作為例子，半導體材料可使用背燈進行加熱，例如，其中對半導體材料的背/底側進行加熱，並在頂部執行快速退火。
[0028]如圖3所示，將使用蝕刻工藝去除任何未反應的金屬104。僅作為例子，用於去除未反應的金屬的適當溼法蝕刻工藝包括(但不限於)在40攝氏度(°C)下浸入H20: HC1: HN03=4:5:1中10分鐘。該步驟是可選的。即，在形成自對準矽化物工藝(例如，在自對準矽化物源極和漏極接觸的情況下，請參閱下面圖4-7的描述)的情況下，需要去除未反應的金屬。但是在溝槽矽化物工藝中，例如，不必去除未反應的金屬。
[0029]如上所述，使用本發明的工藝將有利地導致在不使用帽層的情況下，形成與下伏半導體材料102的非常光滑的金屬矽化物界面。界面的光滑性可以根據界面粗糙度進行量化。如圖3所示，從微觀水平看(如放大的視圖所示)，矽化物與下伏半導體材料之間的界面並非完全光滑。界面處的粗糙度(界面粗糙度)由多個峰谷構成。根據示例性實施例，界面粗糙度根據峰和谷之間的平均高度h進行量化，該粗糙度根據本發明技術小於大約5納米(nm)，例如，從約0.lnm到約0.5納米，並且在此被視為光滑界面。界面粗糙度在授權給Kluth的編號為6，521，515的美國專利中被進一步描述，該專利的標題為「De印ly DopedSource/Drains for Reduction of Silicide/Silicon interface Roughness，，,其內容在此納入作為參考。
[0030]進一步地，本發明技術不使用帽層便可實現此光滑界面。如上所述，在使用傳統技術的情況下，為了避免粗糙界面，通常採用具有低百分比Ge的矽(Si)或SiGe帽層。使用此類帽層將導致在半導體材料中，矽化物下面的半導體材料中的分布不均勻的Ge(例如，由於存在帽層，半導體材料的頂上存在較少量Ge)。通過比較，使用本發明技術(由於不使用帽層)，整個下伏半導體材料102中的Ge濃度均勻分布。因此，根據示例性實施例，其中半導體材料包含Ge (例如，SiGe)，在矽化物形成之後，下伏半導體材料102中的Ge濃度在下伏半導體材料102中的任意位置上的變化不大於百分之三(％)(在此被視為均勻濃度)。因此，從本下伏半導體材料102的任一給定第一部分中獲得的樣品的Ge濃度與從下伏半導體材料102的任一給定第二部分中獲得的Ge濃度相比，其變化不超過±3%。需要指出，在上述實例中，矽化物中的Ge濃度可能均勻，也可能不均勻。這兩種情況都是本發明技術所預期的。最終矽化物中的Ge濃度的均勻性可以取決於(矽化物製程前)半導體材料的濃度均勻性。使用上述均勻性度量，如果(矽化物製程前)半導體材料的SiGe濃度在(矽化物製程前)半導體材料中的任意位置上的變化不大於3%，則也可以實現整個矽化物的均勻Ge濃度，其中矽化物接觸中的鍺濃度在矽化物接觸中的任意位置上的變化不大於3% (即，其中從當前矽化物的任一給定第一部分中獲得的樣品的Ge濃度與從該矽化物的任一給定第二部分中獲得的Ge濃度相比，其變化不超過±3%)。但是，如上所述，均勻和不均勻矽化物構成在此都是預期的。
[0031]現在參考圖4-7提供製造FET器件中的源極和漏極接觸的本發明技術的示例性實現。但是需要指出，本發明技術更廣泛地適用於任何需要在半導體(S1、SiGe等)材料上形成矽化物的情況。因此，提供圖4-7所示的實例僅是為了進一步示出本發明技術。可在該實例中採用上述任一材料和/或工藝(請參閱圖1-3的描述)。
[0032]圖4是示出使用本技術為其形成自對準接觸的FET器件的截面圖。僅作為例子，如圖4所示，FET製造工藝的起始平臺是掩埋氧化物(BOX)上的Si層。此類晶片配置也被稱為絕緣體上矽(S0I)，其中絕緣體為BOX。使用淺溝槽隔離(STI)在晶片中確定有源區。本領域的技術人員將理解，STI包含在晶片中構圖溝槽，在該實例中，這些溝槽延伸通過SOI層，然後使用諸如氧化物之類的絕緣體材料填充溝槽。
[0033]在有源區之上形成柵極疊層402(即，在有源區的充當器件溝道的部分上形成)。儘管在附圖中示意性地表示為單個方塊，但是將理解，柵極疊層402可以包括由各柵極材料構成的單個或多個層。適當的柵極材料包括但不限於金屬和/或摻雜多晶矽。可採用標準工藝製造柵極疊層402。例如，柵極疊層材料可以沉積在晶片上。可以在柵極疊層上形成硬掩模404並使用該硬掩模構圖器件的柵極線，從而形成柵極疊層402。
[0034]在柵極疊層402與充當器件溝道的有源區的一部分之間可能存在可選的柵極介電層406。一般而言，FET包括通過溝道互連的源極和漏極區以及柵極(在該實例中為柵極疊層402)，該柵極調節通過溝道的電子流。僅作為例子，當柵極疊層402包括金屬時，則適當的柵極介電材料包括但不限於高k電介質。當柵極疊層402包括摻雜多晶矽時，適當的柵極介電材料包括氧化物，例如二氧化矽。
[0035]在柵極疊層402的對面形成可選的間隔物408。如圖4所示是，柵極間隔物位於柵極疊層402的相對側。根據示例性實施例，間隔物可由氮化物材料形成，例如(但不限於)氮化矽。採用標準技術形成間隔物。例如，間隔物材料可以被均厚沉積在結構上，然後可以使用反應離子蝕刻(RIE)形成間隔物。
[0036]形成與柵極疊層402鄰近的源極和漏極區410。根據示例性實施例，源極和漏極區410是嵌入式原位摻硼的SiGe源極漏極區。通過外延形成嵌入式原位摻硼的SiGe源極和漏極區的工藝例如在授權給Chen等人的編號為7，176,481的美國專利中進行了描述，該專利的標題為「In Situ Doped Embedded SiGe Extension and Source/Drain for EnhancedPFET Performance」，其內容在此納入作為參考。根據示例性實施例，源極和漏極區410是嵌入式原位摻硼的SiGe源極和漏極區，其中包含至少百分之十(％)的鍺(Ge)，S卩，嵌入式原位摻硼的SiGe源極和漏極區包含約10%到約50%的Ge，並且摻雜硼，其濃度為約1 X 102°cm_3到約 3X1021cnT3。
[0037]在給定本發明技術的情況下，本領域的技術人員將能夠製造嵌入式原位摻硼SiGe，其中包含具有上述指定參數的Ge含量和摻雜濃度。
[0038]使用嵌入式SiGe作為源極和漏極材料只是為了闡述在不使用帽層的情況下將矽化物形成到SiGe材料的本發明技術的優點。源極和漏極區410例如還可以替代地通過注入或以原位摻雜的Si形成。例如，源極和漏極區410可通過將摻雜劑注入與柵極疊層402鄰近/在柵極疊層402的相對側的SOI層而形成。僅作為例子，適當的源極/漏極摻雜劑包括但不限於矽(η型)和碳(ρ型)，其中所採用的特定摻雜劑將依賴於所形成的器件(例如，分別為η溝道FET或ρ溝道FET)。所注入的摻雜劑可使用退火激活，例如，以約400°C到約1，300°C的溫度執行退火。在工藝的這個階段，可執行矽化物製程前清洗以去除源極和漏極區上任何自然氧化物。該矽化物製程前清洗工藝在上面已進行詳細地描述。
[0039]接下來，如圖5所示，矽化物金屬502被均厚沉積到晶片上以覆蓋源極和漏極區410。如上所述，適當的矽化物金屬包括但不限於N1、Pt和包括上述金屬中的至少一項的組合，例如NiPt。矽化物金屬502例如可以使用蒸鍍或濺射沉積在晶片上。
[0040]在該具體實例中，將形成自對準矽化物(自對準矽化物(salicide))作為源極和漏極區接觸。有利地，僅當矽化物金屬沉積在暴露的半導體材料上時才形成矽化物，在這種情況下是指在器件的源極和漏極區中。在工藝中隨後將執行金屬剝離以去除未反應的金屬。如上所述，如果不需要自對準矽化物(自對準矽化)，則不需要執行金屬剝離(即，保留未反應的金屬)，所以該步驟是可選步驟。
[0041]接下來，如圖6所示，根據本發明技術，使用快速退火使源極和漏極區410中的矽化物金屬502與半導體材料反應以形成矽化物602。如上所述，有利地發現，通過採用高溫、短時間退火的本發明技術，可在不需要帽蓋層的情況下形成非常光滑的界面(請參閱下面描述的結果)。根據示例性實施例，在該退火步驟期間，將源極和漏極區410中的矽化物金屬502/半導體材料以小於等於約10毫秒(例如，從約1微秒到大約10毫秒)的時長加熱到約400°C到約800°C的溫度。此類退火條件可使用閃光或雷射退火工藝實現。根據示例性實施例，在快速退火之前，將器件預熱到從約150°C到約350°C的初始溫度。
[0042]需要指出，在該步驟中形成的矽化物的量取決於所存在的矽化物金屬502的量以及退火條件等。半導體最好不要全部消耗並且(如圖6所示)在矽化物形成之後，源極和漏極區半導體材料的一部分保持位於矽化物602以下，從而確定矽化物與半導體之間的界面(即，矽化物-半導體界面)。例如在給定此處教導的特定退火條件和材料的情況下，本領域的技術人員可以確定沉積多少金屬能獲取這樣的理想效果。如上所述，藉助本發明技術，該娃化物-半導體界面的粗糙度(即，界面粗糙度)小於大約5nm,例如，從約0.lnm到約5nm,這在此被視為光滑界面。另外如上所述，本發明技術不存在帽層(這樣降低生產複雜度，從而降低生產成本)意味著矽化物下面的(矽化物製程後)整個半導體材料中具有均勻的Ge濃度，例如，半導體材料中的Ge濃度在半導體材料中的任意位置上的變化不超過3%，這在此被視為均勻濃度。根據示例性實施例，矽化物可以具有均勻或不均勻的Ge濃度(請參閱上文)。
[0043]為了僅與器件的源極和漏極區形成接觸，在該實例中需要去除未反應的金屬。如圖7所示，未反應的矽化物金屬502已從器件表面上去除。如上所述，任何未反應的矽化物金屬502都可使用溼法蝕刻工藝去除。僅作為例子，用於去除未反應的金屬的適當溼法蝕刻工藝包括(但不限於)在40°C上浸入H20:HC1:HN03=4:5:1中10分鐘。再次指出，該步驟是可選步驟。例如，在溝槽矽化物工藝的情況下，可能不必去除未反應的金屬。
[0044]結果為產生矽化物602，該矽化物與器件的源極和漏極區自對準。該矽化物602充當到器件的源極和漏極區的接觸。
[0045]如上所述，本發明技術提供一種不使用帽層(無帽層)而在含Ge (或其它半導體)襯底中形成矽化物的方法，此方法產生矽化物與下伏襯底材料之間的光滑界面。例如，請參閱圖7，如上所述，矽化物與下伏襯底材料之間的該界面的「光滑度」可根據界面粗糙度進行量化。即，如上所述，藉助本發明技術，界面粗糙度小於約5nm,例如，從約0.lnm到約5nm,這在此被視為光滑界面。另外如上所述，本發明技術沒有帽層(這樣降低生產複雜度，從而降低生產成本)意味著矽化物下面的(矽化物製程後)整個半導體材料中具有均勻的Ge濃度，例如，下伏半導體材料中的Ge濃度在半導體材料中的任意位置上的變化不大於3%，這在此被視為均勻濃度。根據示例性實施例，矽化物可以具有均勻或不均勻的Ge濃度(請參閱上文)。
[0046]本發明技術將參考下面的非限制性實例進一步闡述。根據以下方式製備樣品:在逆摻雜(counter-doped) Si襯底上生長45nm均厚外延原位摻硼SiGe層(襯底的薄層電阻Rs—^)。SiGe包含30%的Ge。通過3次不同的退火(正常RTA -用於進行比較、具有500°C的峰值溫度的閃光退火以及具有600°C的峰值溫度的閃光退火)，使用6nm NilO%Pt執行矽化物形成。RTA退火在420°C下執行5秒。這兩種閃光退火均根據上述本發明技術執行(例如，在上述溫度上 執行小於等於約10毫秒的時長)。在矽化物形成之後，從每個樣品去除未反應的金屬。沒有樣品使用帽層。
[0047]圖8A和8B分別示出RTA退火樣品的自上而下的掃描電子顯微鏡(TDSEM)圖像和截面透射電子顯微鏡(XTEM)圖像。如示出矽化物的自上而下視圖的圖8A所示，通過RTA形成的矽化物非常粗糙。需要指出，使用包含RTA的傳統工藝需要採用帽層。圖8B所示的RTA樣品的截面圖示出矽化物與下伏半導體襯底之間的粗糙界面。RTA樣品的薄層電阻Rs為53 Ω/方塊。
[0048]圖9A和9B分別示出峰值溫度為500°C的閃光退火樣品的TDSEM圖像和XTEM圖像。如示出矽化物的自上而下視圖的圖9A所示，通過閃光退火形成的矽化物非常光滑。圖9B所示的閃光退火樣品的截面圖示出矽化物與下伏半導體襯底之間的光滑界面。峰值溫度為500°C的閃光退火樣品的薄層電阻Rs為52Ω/方塊。
[0049]圖10A和10B分別示出峰值溫度為600°C的閃光退火樣品的TDSEM圖像和XTEM圖像。如示出矽化物的自上而下視圖的圖10A所示，通過閃光退火形成的矽化物非常光滑。圖10B所示的閃光退火樣品的截面圖示出矽化物與下伏半導體襯底之間的光滑界面。峰值溫度為600°C的閃光退火樣品的薄層電阻Rs為28Ω/方塊。
[0050]儘管此處描述了本發明的示例性實施例，但是將理解，本發明不限於這些精確的實施例，在不偏離本發明的範圍的情況下，本領域的技術人員可以做出其它各種變化和修改，
【權利要求】
1.一種用於形成矽化物的無帽層方法，所述方法包括以下步驟:提供選自娃和娃錯的半導體材料；在所述半導體材料上沉積至少一種矽化物金屬；以及在約400°C到約800°C的溫度下，將所述半導體材料和所述至少一種矽化物金屬退火小於或等於約10毫秒的時長以形成所述矽化物。
2.根據權利要求1的方法，其中所述半導體材料包括原位摻硼的矽鍺。
3.根據權利要求2的方法，其中所述半導體材料包括約10%到約50%的鍺。
4.根據權利要求1的方法，其中所述半導體材料包括注入或原位摻雜的矽。
5.根據權利要求1的方法，進一步包括以下步驟:對所述半導體材料執行矽化物製程前清洗以去除自然氧化物。
6.根據權利要求1的方法，其中所述至少一種矽化物金屬選自鎳、鉬、鈦、鉭、鈷、鎢以及包括上述金屬中至少一項的組合。
7.根據權利要求1的方法，其中所述至少一種矽化物金屬包括鎳-鉬。
8.根據權利要求1的方法，其中所述至少一種矽化物金屬通過蒸鍍或濺射沉積在所述半導體材料上。
9.根據權利要求1的 方法，其中以約1微秒到約10毫秒的時長執行所述退火步驟。
10.根據權利要求1的方法，其中使用閃光退火工藝執行所述退火步驟。
11.根據權利要求1的方法，其中使用雷射退火工藝執行所述退火步驟。
12.根據權利要求1的方法，進一步包括以下步驟:在執行所述退火步驟之前，將所述半導體材料預熱到約150°C到約350°C的溫度。
13.根據權利要求1的方法，進一步包括以下步驟:在執行所述退火步驟之後，去除任何未反應的金屬。
14.根據權利要求13的方法，其中使用溼法蝕刻工藝去除所述未反應的金屬。
15.一種製造場效應電晶體(FET)器件的方法，所述方法包括:提供絕緣體上矽(SOI)晶片，其具有位於掩埋氧化物(BOX)之上的SOI層；在所述晶片中形成至少一個有源區；在所述至少一個有源區的將充當所述器件的溝道的部分之上形成柵極疊層；鄰近所述柵極疊層形成所述器件的源極和漏極區，其中所述器件的所述源極和漏極區包括選自矽和矽鍺的半導體材料；在所述晶片上沉積至少一種矽化物金屬；以及在約400°C到約80(TC的溫度下，將所述半導體材料和所述至少一種矽化物金屬退火小於或等於約10毫秒的時長以形成到所述器件的所述源極和漏極區的矽化物接觸。
16.根據權利要求15的方法，其中使用淺溝槽隔離(STI)在所述晶片中形成所述至少一個有源區。
17.根據權利要求15的方法，進一步包括以下步驟:在所述柵極疊層的相對側上形成間隔物。
18.根據權利要求15的方法，其中所述半導體材料包括原位摻硼的矽鍺。
19.根據權利要求18的方法，其中所述半導體材料包括約10%到約50%的鍺。
20.根據權利要求15的方法，其中所述半導體材料包括注入或原位摻雜的矽。
21.根據權利要求15的方法，其中所述至少一種矽化物金屬選自鎳、鉬、鈦、鉭、鈷、鎢以及包括上述金屬中至少一項的組合。
22.根據權利要求15的方法，其中以約1微秒到約10毫秒的時長執行所述退火步驟。
23.根據權利要求15的方法，其中使用閃光退火工藝或雷射退火工藝執行所述退火步驟。
24.根據權利要求15的方法，進一步包括以下步驟:在執行所述退火步驟之後，去除任何未反應的金屬。
25.根據權利要求24的方法，其中使用溼法蝕刻工藝去除所述未反應的金屬。
26.—種場效應電晶體(FET)器件,包括:絕緣體上矽(SOI)晶片，其具有位於掩埋氧化物(BOX)之上的SOI層，並且在所述晶片中形成有至少一個有源區； 在所述至少一個有源區的充當所述器件的溝道的部分之上的柵極疊層；與所述柵極疊層鄰近的所述器件的源極和漏極區，其中所述器件的所述源極和漏極區包括選自矽和矽鍺的半導體材料；以及到所述器件的所述源極和漏極區的矽化物接觸，其中在所述矽化物接觸與所述半導體材料之間存在界面，並且其中所述界面具有小於約5納米的界面粗糙度。
27.根據權利要求26的FET器件，其中所述界面具有約0.1納米到約5納米的界面粗糙度。
28.根據權利要求26的FET器件，進一步包括:位於所述柵極疊層的相對側上的間隔物。
29.根據權利要求28的FET器件，其中所述間隔物包括氮化物材料。
30.根據權利要求26的FET器件，其中所述半導體材料包括矽鍺，並且其中所述矽化物接觸中的鍺濃度在所述矽化物接觸中的任意位置上的變化不大於3%。
31.根據權利要求30的FET器件，其中所述半導體材料包括原位摻硼的矽鍺。
32.根據權利要求26的FET器件，其中所述半導體材料包括矽鍺，並且其中位於所述矽化物接觸之下的所述半導體材料中的鍺濃度在所述半導體材料中的任意位置上的變化不大於3%。
33.根據權利要求26的FET器件，其中所述半導體材料包括注入或原位摻雜的矽。
34.根據權利要求26的FET器件，其中在所述柵極疊層和充當所述器件的溝道的所述至少一個有源區之間存在柵極電介質。
35.根據權利要求33的FET器件，其中所述柵極電介質包括高k電介質。
36.根據權利要求34的FET器件，其中所述柵極電介質包括氧化物。
37.根據權利要求26的FET器件，其中所述柵極疊層包括一種或多種金屬。
38.根據權利要求26的FET器件，其中所述柵極疊層包括摻雜的多晶矽。
【文檔編號】H01L29/78GK103632951SQ201310371406
【公開日】2014年3月12日 申請日期:2013年8月23日 優先權日:2012年8月24日
【發明者】J·S·紐伯裡, K·P·羅德貝爾, 章貞, 朱煜 申請人:國際商業機器公司