半導體存儲設備的製作方法
2023-06-10 02:36:16
專利名稱：半導體存儲設備的製作方法
技術領域：
本發明涉及半導體存儲設備，具體地，涉及允許從存儲單元高速讀取信息的半導體存儲設備。
近年來，一直期望能夠出現運算速度超過100MHz的快速微處理器。隨著微處理器運算速度的加快，也需要與微處理器安裝於同一晶片的ROM和快速存儲器的速度越來越快。為自定義一晶片，通常將這種ROM和快速存儲器安裝於該晶片上。
此外，也要求存儲器容量隨著近來微處理器功能的增強而增加。
在這一背景下，一直在進行積極的研究和開發活動，以實現能夠快速讀取操作的大容量的半導體存儲設備。例如，已提出了基於等級位線的半導體存儲器設備。
M.Hiraki等人(ISSCC技術論文摘要，116-117，453頁1999年2月)公開了基於等級位線方法的半導體存儲器設備。
然而，根據前述類型的半導體存儲設備，在完成對主位線和次位線的預充電後，需進行積分運算，以檢測主位線上的電壓和互補主位線上的電壓之差。由此，為從存儲單元讀取信息，需要一時間段(tPRC＋tInteg)，該時間段為需要用來預充電該主位線和次位線的時間(即，tPRC)和需要用來檢測電壓差的時間(即tInteg)的總和。這就為快速從存儲單元讀取信息的實現帶來了困難。
於是，鑑於上述的問題，本發明的目的在於提供一種能夠從存儲單元高速讀取信息的半導體存儲器設備。
根據本發明的半導體存儲器設備包括具有第一輸入節點和第二輸入節點用於檢測第一輸入節點上的電壓和第二輸入節點上的電壓之差的差分檢測放大器；用於提供根據從存儲單元讀取的信息而改變的電壓的信息讀取部分，該電壓被提供給第一輸入節點；用於向第二輸入節點提供基準電壓的基準部分；用於控制該差分檢測放大器、信息讀取部分、和基準部分的控制部分，其中，信息讀取部分包括連接於所述第一輸入節點的主位線；選通門；通過該選通門連接於該主位線的次位線；連接於該次位線並根據字線上的電壓選擇性地被激活的存儲單元；用於將第一輸入節點和主位線預充電至第一電壓的預充電部分；用於將次位線重置到低於第一電壓的第二電壓的重置部分，其中，該控制部分控制預充電部分、重置部分和選通門，使得在預充電第一輸入節點和主位線至第一電壓且次位線被重置到第二電壓後，在第一輸入節點和主位線預充的部分電荷重新分配到該次位線。從而就實現了上述的目的。
該信息讀取部分還可包括連接於主位線的第一電容；連接於次位線的第二電容。
在第一輸入節點和主位線上預充的電荷被重新分配後，在次位線上的電壓可能會等於或小於1V。
所述基準部分可包括連接於第二輸入節點的互補主位線；用於將第二輸入節點和互補主位線預充電至第三電壓的預充電部分，其中，該第三電壓等於第一電壓和一預定比率相乘所得的電壓。
該基準部分可通過使用基準單元輸出基準電壓，所述基準單元的電流性能基本上是存儲單元的電流性能的一半。
所述差分檢測放大器可通過檢測積分檢測第一輸入節點上的電壓和第二輸入節點上的電壓之差。
在該第一輸入節點和主位線上預充的部分電荷被重新分配給次位線時，可開始進行檢測積分。
根據本發明的另一種半導體存儲器設備包括具有第一輸入節點和第二輸入節點用於檢測第一輸入節點上的電壓和第二輸入節點上的電壓之差的差分檢測放大器；連接於第一輸入節點的主位線；連接於第二輸入節點的互補主位線；用於將該主位線和互補主位線預充電至第一電壓的預充電部分；沿一方向排列的多個子陣列，所述主位線和互補主位線沿該方向延伸；用於控制該差分檢測放大器、預充電部分、和該多個子陣列的控制部分，其中，該多個子陣列的每一個包括用於選擇性地將該主位線連接到多條次位線的一條並選擇性地將互補主位線連接到多條互補次位線的一條的選通門部分；重置部分，用於將該多條次位線重置到低於第一電壓的第二電壓，選擇性地釋放對該多條次位線的一條的重置，將該多條互補次位線重置為第二電壓，並選擇性地釋放對該多條互補次位線的一條的重置；包括多個存儲單元的存儲單元陣列；包括多個基準單元的基準單元陣列，其中，該多個存儲單元的每一個都選擇性地根據在多條字線的相應一條字線上的電壓而被激活，且該多個基準電壓的每一個都根據在基準字線上的電壓而選擇性地被激活；該多個存儲單元的至少一個和多個基準單元的至少一個與該多條次位線的每一條相連接；該多個存儲單元的至少一個和多個基準單元的至少一個與該多條互補次位線的每一條相連接；且控制部分控制預充電部分和該多個子陣列，使得在主位線和互補主位線被預充電為第一電壓且之前該多條次位線和多條互補次位線被重置為第二電壓，並選擇性地釋放和重置該多條次位線的一條和多條互補次位線的一條之後，主位線上預充的部分電荷被重新分配到解除重置的次位線上，互補主位線上預充的部分電荷被重新分配到解除重置的互補次位線上。由此，就實現了上述的目的。
控制部分可以控制多個子陣列以維護至少一條次位線的重置狀態，該至少一條次位線與電荷被從主位線重新分配到的那條次位線相鄰，並維護至少一條互補次位線的重置狀態，該至少一條互補次位線與電荷被從互補主位線重新分配到的那條互補次位線相鄰。
根據本發明的另一半導體存儲設備包括具有一第一輸入節點和第二輸入節點的差分檢測放大器，用於檢測第一輸入節點上的電壓和第二輸入節點上的電壓之差；一連接於該第一輸入節點的主位線；一連接於第二輸入節點的互補主位線；一將主位線和互補主位線預充電至第一電壓的預充電部分；沿主位線和互補主位線延伸的方向排列的多個子陣列；用於控制差分檢測放大器、預充電部分和多個子陣列的控制部分，其中所述多個子陣列的每一個包括用於選擇性地將主位線連接到多條次位線中的一條及選擇性地將互補主位線連接到多條互補次位線中的一條的選通門部分；用於將多條次位線重置為低於第一電壓的第二電壓的重置部分，選擇性地釋放對該多條次位線的一條的重置，選擇性地將該多條互補次位線重置為第二電壓，及選擇性地釋放對該多條互補次位線的一條的重置；包括多個存儲單元的存儲單元陣列，其中該多個存儲單元的每一個根據在多條字線的相應一條字線上的電壓選擇性地被激活；該多個存儲單元的至少一個連接到多條次位線的每一條；該多個存儲單元的至少一個連接到該多條互補次位線的每一條；且所述控制部分控制預充電部分和多個子陣列，以使在多個主位線和多個互補主位線被預充電為第一電壓且之前多條次位線和多條互補次位線被重置為第二電壓，並選擇性地釋放對該多條次位線的一條和該多條互補次位線的一條的重置後，在主位線上預充電的部分電荷被重新分配到解除重置的次位線，及在互補主位線上預充電的部分電荷被重新分配到解除重置的互補次位線。結果，就實現了上述的目的。
控制部分可包括多個子陣列以維護至少一條次位線的重置狀態，該至少一條次位線與電荷被從主位線重新分配到的那條次位線相鄰，並維護至少一條互補次位線的重置狀態，該至少一條互補次位線與電荷被從互補主位線重新分配到的那條互補次位線相鄰。
圖1為示出根據本發明的例1的半導體存儲設備100的結構的圖。
圖2為示出半導體存儲設備100的操作的時序圖。
圖3為結構性地示出半導體存儲設備100的操作的圖。
圖4為結構性地示出傳統半導體存儲設備的操作的圖。
圖5為示出根據本發明例2的半導體存儲設備200的結構的圖。
圖6為示出半導體存儲設備200的操作的時序圖。
以下，將參考這些圖來描述本發明的實例。(例1)圖1示出根據本發明例1的半導體存儲設備100的結構。半導體存儲設備100可以為，例如，一非易失性的半導體存儲設備。
半導體存儲設備100包括一差分檢測放大器9，其具有一為輸入節點9 a形式的第一輸入節點，和為輸入節點9b形式的第二輸入節點。該差分檢測放大器9通過檢測輸入節點9a上的電壓和輸入節點9b上的電壓之差確定從存儲單元1讀取的信息值。例如，如果輸入節點9a上的電壓和輸入節點9b上的電壓之差大於預定門限電壓，則差分檢測器確定從存儲器讀取的信息值為「1」，否則，確定從存儲單元讀取的該信息值為「0」。
半導體存儲設備100包括用於向輸入節點9a提供一根據從存儲單元1讀取的信息變化的電壓的信息讀取單元110a；用於向輸入節點9b提供基準電壓的基準部分110b；用於控制該差分檢測放大器9、信息讀取部分110a和基準部分110b的控制部分140。
信息讀取部分110a包括一連接到輸入節點9a的主位線MBL；一通過選通門4a連接到主位線MBL的次位線SBL；一連接到次位線SBL且根據字線WL上的電壓選擇性地被激活的存儲單元1；一預充電部分120a，用於將輸入節點9a和主位線MBL預充電為一定義第一電壓的供應電壓Vdd；一重置部分130a，其用於將次位線SBL重置為定義第二電壓的地電壓VSS。
選通門信號SG為高電平時，選通門4a打開，選通門信號SG為低電平時，選通門4a關閉。選通門信號SG從控制部分140提供給選通門4a。
預充電部分120a包括Pch電晶體6a。Pch電晶體6a的一個接線端連接到一供應電壓Vdd。Pch電晶體6a的另一個接線端連接到主位線MBL。預充電信號/PRC為高電平時，Pch電晶體6a截止，而預充電信號/PRC為低電平時，Pch電晶體6a導通。結果，當預充電信號/PRC為低電平時，輸入節點9a和主位線MBL被預充電為供應電壓Vdd。預充電信號/PRC被從控制部分140提供到預充電部分120a。
重置部分130a包括Nch電晶體2a。該Nch電晶體2a的一個接線端連接到一次位線SBL，其另一接線端連接到地電壓VSS。重置信號RS為高電平時，Nch電晶體2a導通，而當重置信號RS為低電平時，Nch電晶體2a截止。結果，當重置信號RS為高電平時，次位線被重置為地電壓VSS。重置信號RS被從控制部分140提供給重置部分130a。
電容5a連接至主位線MBL。這裡，假定電容5a包括主位線MBL本身的雜散電容。電容3a連接至次位線SBL。這裡，假定電容3a包括次位線本身的雜散電容。
基準部分110b包括連接於輸入節點9b的互補主位線/MBL；通過選通門4b連接到互補主位線MBL的互補次位線/SBL；一基準單元10，其連接到互補次位線/SBL，並基於基準字線DWL上的電壓選擇性地被激活；一預充電部分120b，用於將輸入節點9b和互補主位線/MBL預充電至定義所述第一電壓的供應電壓Vdd；一用於將互補次位線/SBL重置為定義第二電壓的地電壓VSS的重置部分130b。這裡，地電壓VSS低於供應電壓Vdd。
選通門4b、預充電部分120b和重置部分130b的結構與選通門4a、預充電部分120a和重置部分130a的結構相同。
調節基準單元10的電流性能以使其基本為存儲單元1的電流性能的一半。例如，基準單元10可以為包括一浮柵的存儲單元，所述浮柵不包括電子且其通道寬度基本為存儲單元1的1/2。
可不應用基準單元10，而將預充電部分120b布置為使輸入節點9b和互補主位線/MBL預充電為一電壓，該電壓由供應電壓Vdd和一預定比率α(這裡，0＜α＜1)的乘積而得。藉助於這樣一種結構，預充電部分120b還可向輸入節點9b提供一基準電壓。
電容5b連接至互補主位線/MBL。這裡，假設電容5b包括互補主位線MBL本身的雜散電容。電容3b連接至互補次位線/SBL。這裡，假定電容3a包括互補次位線本身的雜散電容。
圖2示出半導體存儲設備100的操作。
在起始狀態，重置信號RS處於高電平；預充電信號/PRC處於低電平；選通門信號SG處於低電平；字線WL和基準字線DWL處於低電平。
結果，在信息讀入部分110a，輸入節點9a和主位線MBL被預充電為供應電壓Vdd，而次位線SBL被重置為地電壓VSS。類似地，在基準部分110b，將輸入節點9b和互補主位線/MBL被預充電至供電電壓Vdd，互補次位線/SBL重置為地電壓VSS。
接著，重置信號RS由高電平轉換到低電平，預充電信號/PRC由低電平轉換到高電平。而且，根據輸入的地址信號(未示出)所選擇的選通門信號SG、字線WL及基準字線DWL被激活。本例中，假定根據地址信號選擇了圖1所示的選通門信號SG、字線WL及基準字線DWL。圖2所示，選通信號SG、字線WL及基準字線DWL均由各自的低電平跳轉到各自的高電平。
以下，描述存儲單元中存儲1的信息值為「1」時，半導體存儲設備100的操作。這裡，存儲單元1中沒有電流流過的狀態定義為「1」。
當存儲單元1中存儲的信息值為「1」時，存儲單元1中沒有電流流過。如果選通門4a被激活，則主位線MBL和次位線SBL彼此電連接。結果，在連接到主位線MBL的電容5a上的部分電荷經由選通門4a遷移到與次位線SBL相連的電容3a(電荷重分配)。結果，次位線SBL上的電壓逐漸升高。
次位線SBL上的電壓VSBL在電荷重分配後可根據如下等式1計算VSBL＝{Cm/(Cs＋Cm)}Vdd等式(1)式中，Gm代表電容5a的電容值，Cs代表電容3a的電容值。
電壓VSBL等於根據電容值Cm、Cs對供電電壓Vdd進行電容分割所得的電壓。
次位線SBL上的電壓穩壓至電壓VSBL所需的時間基於一時間常量來確定，該事件常量基於電容5a、3a的串聯電容值以及選通線4a的阻抗來確定。
最好，次位線SBL上的電壓VSBL在電荷重分配後等於或小於1伏，因為在通常的異或類型快速存儲器及類似存儲器的情況下，必須避免讀幹擾，儘管在沒有讀幹擾的情況下並非如此。
這裡，假設電壓VSBL約為1伏；選通門4a的高電平等於或大於2.5V；選通門4a的門限電壓約為0.5V，電容5a上的電荷可充分地通過選通門4a。結果，電容5a上的電荷可以在電容5a和3a間完全被重新分配。
由等式1可見，可通過調節電容值Cm和Cs間的比例來容易地調節電壓VSBL的值。或者，也可通過改變供電電壓Vdd的電平來調節電壓VSBL的值。
參考圖2，在存儲單元1中存儲的信息值為「1」的情況下，主位線MBL上的電壓轉換圖示為MBL「1」。在存儲單元1中存儲的信息值為「1」的情況下，次位線SBL上的電壓轉換圖示為SBL「1」。
以下描述在存儲單元1中存儲的信息值為「0」時，半導體存儲設備100的操作。
在存儲單元1中存儲的信息值為「0」的情況下，當存儲單元1激活時，從存儲單元1到地電壓VSS有電流流過。因為選通門4a和字線(WL)實際上是同時被激活，電容3a上所充的電荷通過存儲單元1被釋放，與上述電荷的重新分配同時進行。因而，在電荷重分配後，次位線SBL上所能達到的電壓低於根據等式1所得的電壓VSBL。結果，在電荷重分配後，主位線MBL上所能達到的電壓也低於在存儲單元1中存儲的信息值為「1」的情況下的電壓。
參照圖2，在存儲單元1中存儲的信息值為「0」時，主位線MBL上的電壓轉換示為MBL「0」。在存儲單元1中存儲的信息值為「0」時，次位線SBL上的電壓轉換示為SBL「0」。
互補主位線/MBL上的電壓轉換介於當存儲單元1中存儲的信息為「1」時，主位線MBL的電壓轉換和當存儲單元1中存儲的信息為「0」時，主位線MBL的電壓轉換之間。這是因為，如上所述，預先對基準單元10的電流性能進行了調節，使得其基本上為存儲單元1的電流性能的一半。
差分檢測放大器9響應於使能信號SAE而被激活。當主位線MBL上的電壓和互補主位線/MBL上的電壓之差足夠大時，差分檢測放大器9輸出的信息指示由存儲單元1讀出的信息值為「1」還是「0」。
在如圖1所示的實例中，差分檢測放大器9為一CMOS鎖存型的差分檢測放大器。CMOS鎖存型差分檢測放大器適合用作差分檢測放大器9，因為它能夠在一寬電壓範圍內快速地進行操作，所需的布局區域小，且有高的驅動性能。然而，差分檢測放大器9並不局限於這種類型的差分檢測放大器，而是可以為任一類型的差分放大器。如差分檢測放大器9可以為電流驅動類型的差分放大器。
圖3示意性地示出了半導體存儲設備100的操作。在以下的描述中，假定存儲單元1中存儲的信息值為「0」，對信息讀取部分110a的操作進行描述。基準部分110b的操作與信息讀取部分110a的操作類似。
圖3中，每個槽代表信息讀取部分110a中的一個元素。該每個槽的大小代表每個元素的電容值。每個槽中的水位代表該元素的電壓。圖3中，PR代表提供供電電壓Vdd的預充電電源，GND代表提供地電壓VSS的接地電源。
這裡，假定預充電電源PR和接地電源GND的電容值是無限的，而輸入節點9a、主位線MBL和次位線SBL的電容值是有限的。
等式1中的電容值Cm對應於輸入節點9a和主位線MBL上的電容值的和。
輸入節點9a和主位線MBL經由預充電門連接到預充電電源PR上。預充電門對應於圖1中所示的PCH電晶體6a。
次位線SBL經由一SG門連接至主位線MBL。SG門對應於圖1中所示的選通門4a。
次位線SBL經由一SBL重置門連接至接地電源GND。SBL重置門對應於圖1中所示的Nch電晶體2a。
WL門連接至次位線SBL。此WL門對應於圖1中所示的存儲單元1。換句話說，當存儲單元1中存儲的信息為「0」且存儲單元1處於激活狀態時，此WL門處於「打開」狀態，否則，WL門處於「關閉」狀態。①初始狀態預充電門和SBL重置門變為「打開」，而SG門和WL門變為「關閉」。結果，輸入節點9a和主位線MBL由預充電電源PR充電，而次位線SBL由接地電源GND重置。②電荷重分配並開始積分階段預充電門和SBL重置門變為「關閉」，而根據輸入地址信號所選的SG門和WL門變為「打開」。結果是，在輸入節點9a和主位線MBL上預充電所得到的電荷的一部分經由SG門遷移到次位線SBL(電荷重分配)。電荷重分配的結果是次位線SBL被充電。次位線SBL被充電的同時，有電流從WL門流出。因此，在次位線SBL充電完成前，可開始進行檢測積分。因為從WL門流出的電流相比於由主位線MBL流向次位線SBL的電流來說足夠小，因此次位線上SBL上的電壓快速升高。③積分階段接著積分階段的開始②，積分階段繼續進行。當發生電荷重分配且由於有電流流出WL門時，主位線MBL上的電壓逐漸減小。當主位線MBL上的電壓減小到預先確定的電平時，差分檢測放大器9輸出信息指示從存儲單元1讀取的信息值。
當存儲單元1中存儲的信息為「1」時，半導體存儲設備100的操作與圖3所示的操作相同，除了在開始積分階段②和積分階段③的過程中沒有電流流過存儲單元1(即存儲單元的WL門變為「關閉」)。所以，省去其描述。
由此，依照半導體存儲設備100，通過利用電荷重分配來預充電次位線SBL。在存儲單元1中存儲的信息為「0」的情況下，電流由存儲單元1流向地電壓VSS。結果，次位線SBL被放電。次位線SBL的這种放電過程與其預充電過程同時發生，不必等到電荷重分配過程結束。結果，可減少預充電次位線SBL和積累分從存儲單元1釋放的電荷所需的時間。
此外，電荷重分配所需的時間可減少到幾乎忽略的程度，因為可容易地基於選通門4a和電容5a、3a的阻抗來設計該時間常量，以使其足夠小。例如，通過保證在用於選通門4a的電晶體中的足夠高的電流驅動特性，有可能設計該時間常數以使其足夠小。這實際上有助於提高從存儲單元1讀取信息的速率。
而且，主位線MBL的預充電可出現在確定地址之前。通過在地址確定前的一段時間內，預先對主位線MBL進行預充電的操作，可以更快地從存儲單元1讀取信息。例如，主位線MBL的預充電可以在從由差分檢測放大器9檢測操作完成直到接收下一個地址的期間進行。因此，可認為沒有明顯的主位線MBL預充電階段。
由此，根據本發明，可以提供能夠從存儲單元1快速讀取信息的半導體存儲設備100。
圖4給出了此前提到的出版物中描述的傳統半導體存儲設備操作的示意說明，以之和圖3作比較。以下假定存儲單元1的信息為「0」。
圖4示意性地示出了上述公開出版物中所述的傳統的半導體存儲設備的操作，用於與圖3進行對比。在以下描述中，假定存儲在存儲單元中的信息值為「0」。
在圖4中，每一個槽代表一個需用於從存儲單元讀取信息的元素。每個槽的大小代表每個元素的電容值。每個槽中的水位代表該元素的電壓。
這裡，假定預充電電源PR和接地電源GND的電容值是無限的，而差分檢測放大器的一個輸入節點(此後稱之為輸入節點P0)、主位線MBL、次位線SBL的電容值是有限的。
輸入節點P0經由一預充電門連接至到預充電電源PR。主位線MBL經由Y門連接至輸入節點P0。次位線SBL經由SG門連接至主位線MBL。次位線SBL經由SBL重置門連接至接地電源GND。
WL門連接至次位線SBL。當存儲在存儲單元1中的信息為「0」且存儲單元處於激活狀態時，此WL門處於「打開」狀態，否則，WL門處於「關閉」狀態。①初始狀態SBL重置門變為「打開」，而其它門變為「關閉」。結果，輸入節點P0和主位線MBL，次位線SBL由接地電源GND重置。儘管主位線MBL也有一個重置門，但在圖中沒有顯示。②開始預充電預充電門變為「開」，SBL重置門變為「關閉」。而且，根據輸入地址信號所選的Y門、SG門和WL門變為「打開」。這裡假定圖4所示的Y門、SG門和WL門被選中。結果，輸入節點P0、主位線MBL和次位線SBL由預充電電源PR預充電。這時的時間常量基於預充電門、Y門、SG門的串聯阻抗的串聯電容，及主位線MBL和次位線SBL的並聯電容來確定。另一方面，電流從WL門流向地電壓VSS。然而，因為從WL門流出的電流量相比於由主位線MBL流進次位線SBL的電流來說非常小，因此，輸入節點P0、主位線MBL和次位線上SBL上的電壓逐漸增加。③預充電結束當輸入節點P0、主位線MBL和次位線SBL上的電壓增大到預充電電源PR的電壓時，完成預充電。④開始積分階段預充電門變為「關閉」。結果，預充電電源PR和輸入節點P0、主位線MBL及次位線SBL電隔離。預充電門變為「關閉」後，可開始檢測積分。於是，在預充電門變為「關閉」的時刻，開始積分階段。⑤積分階段接著積分階段的開始④，積分階段繼續進行。隨著電流流出WL門，輸入節點P0、主位線MBL及次位線SBL上的電壓逐漸減小。當主位線MBL上的電壓降低到預定電平時，差分放大器輸出信息指示從存儲單元讀出的信息值。
當存儲在存儲單元1中的信息值為「1」時，傳統的半導體存儲設備的操作與圖4所示的操作相同，除了在2～5階段期間，沒有電流流過存儲單元(即存儲單元的WL門變為「關閉」)。所以這裡省略對其的描述。
由此，根據傳統的半導體存儲設備，預充電操作在地址確定後開始，而積分過程在預充電操作完成後開始。因而，從存儲單元讀取信息所需的時間等於預充電時間(tPRC)和積分時間(tInteg)的和(即tPRC＋tInteg)。
另一方面，根據本發明中的半導體存儲設備100，檢測積分與次位線SBL的充電同時發生。由此，從存儲單元1讀取信息所需的時間等於預充電時間t(PRC＋Integ)(見圖2)。這裡，t(PRC＋Integ)＜tPRC＋tInteg。
儘管例1說明了本發明應用於基於開放位線法的半導體存儲設備的一個例子，但本發明的應用並不局限於此。例如，本發明也可應用於基於摺疊位線法的半導體存儲設備。(例2)圖5示出了根據本發明例2的半導體存儲設備200的結構。半導體存儲設備200可以為，例如，非易失性半導體存儲設備。
半導體存儲設備200包括一差分檢測放大器9，其具有第一輸入節點9a(P0)和第二輸入節點9b(N0)。主位線MBL經由主位線隔離門11a連接到輸入節點9a。互補主位線/MBL經由主位線隔離門11b連接到輸入節點9b。
半導體存儲設備200還包括一預充電部分6』G，用於對輸入節點9a和9b進行預充電以達到供電電壓Vdd，及預充電部分6G用於對主位線MBL和互補主位線/MBL進行預充電以達到供電電壓Vdd。預充電部分6』G包括根據預充電信號/PRC導通或截止的PCH電晶體6』a和6』b。預充電部分6G包括根據預充電信號/PRC導通或截止的PCH電晶體6a和6b，及補償電晶體12。
半導體存儲設備200還包括多個子陣列210-240，其沿主位線MBL和互補主位線/MBL擴展的方向排列。對該多個子陣列210至240的每一個進行構建，以使其包含圖1所示的信息讀取部分110a和基準部分110b，該信息讀取部分110a和基準部分110b被共同使用。
半導體存儲設備200還包括控制部分340，其用於控制差分檢測放大器9a，預充電部分6G和6』G及子陣列210至240。控制部分340的輸出信號如圖5所示，例如，預充電信號/PRC，重置信號RS00和RS01，選通門SGY00至SGY03及SGY10至SGY13。
子陣列210包括存儲單元陣列1G，其含有多個存儲單元1；基準單元陣列10G，其含多個基準單元10；選通門部分4G，用於選擇性地將主位線MBL連接到多條次位線SBL1至SBL2中的一條及選擇性地將互補主位線/MBL連接到/多條互補次位線SBL1至/SBL2中的一條；重置門部分2G，用於預先將次位線SBL1至SBL2、互補次位線/SBL1至/SBL2重置到電壓VSS，並用於選擇性地釋放次位線SBL1至SBL2之一的重置，及互補次位線/SBL1至/SBL2之一的重置。
子陣列220與子陣列210的結構類似。然而，包括在子陣列210中的多個存儲單元1的每一個選擇性地由字線WL1-WLn中的一相應字線上的電壓激活，而包括在子陣列220中的多個存儲單元1的每一個選擇性地由字線WL』1-WL』n中的一相應字線上的電壓激活。包括在子陣列210中的多個基準單元10的每一個選擇性地由基準字線DWIL』上的電壓激活，而包括在220中的多個基準單元10的每一個選擇性地由基準字線DWL上的電壓激活。
在子陣列210中的多個存儲單元1中的一個被選中的情況下，也會選中子陣列220中多個基準單元10的一個。另一方面，在子陣列220中的某一存儲單元1被選中的情況下，子陣列210中的某一基準單元10也會被選中。於是，子陣列210和220彼此以互補的方式操作。即，儘管在圖5所示的半導體存儲設備200中，差分檢測放大器的輸入節點9a連接到主位線MBL，其輸入節點9b連接到互補主位線/MBL，然而，根據每一特定被選中的存儲單元和基準單元，有可能連接到差分檢測放大器輸入節點9a的線成為互補主位線/MBL，連接到其輸入節點9b的線成為主位線MBL。
子陣列230和240的結構和210和220的結構類似。然而，為簡明起見，給出子陣列230、240結構的概括描述。與210、220類似，子陣列230和240也以彼此互補的方式操作。
對次位線SBL1和SBL2的每一條，至少包含在存儲單元陣列1G中的多個存儲單元1的一個與至少包含在基準單元陣列10G中的多個基準單元10的一個相連接。對互補次位線/SBL1和/SBL2的每一條，至少包含在存儲單元陣列1G中的多個存儲單元1的一個與至少包含在基準單元陣列10G中的多個基準單元10的一個相連接。
控制部分340控制預充電部分6G和多個子陣列210至240，使得在主位線MBL和互補主位線/MBL被預充電為供應電壓Vdd，及之前次位線SBL1至SBL2和互補次位線/SBL1至/SBL2被重置為電壓VSS，並選擇性地釋放次位線SBL1至SBL2中一條和互補次位線/SBL1至/SBL2中一條的重置後，在主位線MBL上預充的部分電荷被重新分配到已選擇性地解除重置的次位線，在互補主位線/MBL上預充的部分電荷被重新分配到已選擇性地解除重置的互補次位線。
儘管圖5所示實例中的子陣列的個數為4，但子陣列的數目不限於4。半導體存儲設備200可以含任意數目的子陣列。儘管在圖5所示的實例中，一個子陣列中所包含的次位線和互補次位線的個數為2，但該個數並不限於2。半導體存儲設備200可包含任意數目的次位線和互補次位線。
當具有上述子陣列結構的半導體存儲設備200應用於實際的半導體集成電路時，主位線MBL、次位線SBL1至SBL2、互補主位線/MBL，互補次位線/SBL1至/SBL2每個都會產生一雜散電容。通過對稱布置主位線MBL和互補主位線/MBL，有可能基本上均衡主位線MBL上的電容值Cm和互補主位線/MBL上的電容值Cm』，儘管會有掩模未對準(mask misalignment)及處理變化(如層間薄膜厚度的變化)。類似地，通過對稱布置次位線SBL1至SBL2、和互補次位線/SBL1至/SBL2，有可能基本上均衡次位線SBL1至SBL2上的電容值Cs和互補次位線/SBL1至/SBL2上的電容值Cs』，儘管會有掩模未對準及處理變化(如層間薄膜厚度的變化)。
此外，通過執行一三維電量提取，在設計版面時，有可能精確估計電容值Cm，Cs的值。因此，如果需要，可通過在主位線MBL或次位線SBL上接入電容來調節Cm、Cs至適當的值。這裡，所設計的電容值Cm包括從檢測放大器隔離電晶體11a到輸入節點9a的電容值。
圖6示出了半導體存儲設備200的操作。
在初始狀態，輸入節點9a和9b、主位線MBL、互補主位線/MBL被預充電至電壓Vdd。另一方面，次位線SBL1至SBL2、主位線/SBL1至/SBL2被重置為地電壓VSS。
作為對晶片使能信號/CE下跳沿的響應，預充電信號/PRC處於非激活狀態。結果，對輸入節點9a和9b、主位線MBL、互補主位線/MBL的預充電過程完成。
作為對地址信號ADD的響應，從子陣列210-240中選擇彼此為互補關係的兩個子陣列。這裡，假定選中210、220。還假定選通門SGY00、字線WL1、基準字線DWL根據地址信號ADD被選中，且SBL重置信號RS00由高電平變為低電平。SBL重置信號RS01仍為高電平。此時，存儲單元1和基準單元10被選中，其被圖5所示的斷開線所圈繞。
圖6給出了相應於所選存儲單元1的主位線MBL和次位線SBL1上的電壓變化。
參考圖6，當存儲在存儲單元1中的信息值為「0」時，主位線MBL上的電壓變換示為MBL「0」，子位線SBL1上的電壓變換示為SBL「0」。當存儲單元1中所存儲的信息值為「1」時，主位線MBL上的電壓變換表示為MBL「1」，子位線SBL1上的電壓變換表示為SBL「1」。
圖6示出了相應於所選基準單元10的互補主位線/MBL和互補次位線/SBL1上的電壓變化。
參考圖6，互補主位線/MBL上的電壓變換示為/MBL，互補子主位線/SBL1上的電壓變換示為/SBL。
使用半導體存儲設備200也可得到與根據例1使用半導體存儲設備100所得的效果同樣的效果。
根據例2，由於SBL重置信號由高電平變為低電平，即使當所選的次位線(如次位線SBL1)的重置狀態被釋放時，與該次位線相鄰的次位線(如，SBL2)的重置狀態也不會被釋放。因此，通過維持與重新將電荷從主位線分配到的那條次位線相鄰的次位線的重置狀態，可避免來自連接到該相鄰次位線的存儲單元1中的存儲內容的影響。類似地，通過維持與將電荷從互補主位線重新分配到的那條次位線相鄰的互補次位線的重置狀態，可避免來自連接到該相鄰互補次位線的存儲單元1中的存儲內容的影響。
與一所選次位線相鄰的且即使在該所選次位線的重置狀態被釋放時仍未解除重置的次位線的個數不限於1。與這種所選次位線相鄰的且未解除重置的次位線的個數可為等於或大於2的任何整數。
類似地，與一所選互補次位線相鄰的且即使在該所選互補次位線的重置狀態被釋放時仍未解除重置的互補次位線的個數不限於1。與這種所選互補次位線相鄰的且未解除重置的互補次位線的個數可為等於或大於2的任何整數。
例如，儘管在圖5中僅示出一套檢測系統，當然也可以提供多套檢測系統，這種情況下，與所選次位線兩側相鄰的兩個次位線的重置狀態都將被保持，與所選互補次位線兩側相鄰的兩個互補次位線的重置狀態也將被保持。
在所有以上描述的例子中，存儲單元1可以為任何類型的存儲單元。例如，存儲單元1可以為一NOR型1TR快速單元，或分離型快速單元。本發明同樣適用於其他類型的非易失性存儲器，如掩模ROM。因此，就可得到能夠快速從存儲單元讀取信息的非易失性存儲器。
在所有上述例子中，提供基準單元使其連接到該次位線(或互補次位線)，本發明並不局限於這樣的安排。也可提供基準單元使其連接到主位線(或互補主位線)。可以理解，使用這種結構也可獲得與上述的效果類似的效果。
此外，與存儲單元連接的主位線或次位線也可以和參考單元連接，該參考單元中能夠流過的電流為流過存儲單元的電流的1/2。可以理解，使用這種結構也可獲得與上述的效果類似的效果。
根據本發明的半導體存儲設備，在第一輸入節點和主位線被預充電到一定的電壓且將次位線重置到另一電壓後，第一輸入節點和主位線上預充的電荷被重新分配到一次位線。因此，可提供能夠快速從存儲單元讀取信息的半導體存儲設備。
權利要求
1.一種半導體存儲設備，其包括一差分檢測放大器，其具有一第一輸入節點和一第二輸入節點，該差分檢測放大器用於檢測該第一輸入節點上的電壓和第二輸入節點上的電壓之差；一信息讀取部分，用於提供根據從一存儲單元讀取的信息而改變的電壓，該電壓被提供給該第一輸入節點；用於向第二輸入節點提供基準電壓的基準部分；及用於控制該差分檢測放大器、信息讀取部分和基準部分的控制部分，其中該信息讀取部分包括一連接於所述第一輸入節點的主位線；一選通門；一經由該選通門連接於該主位線的次位線；一連接於該次位線並根據一字線上的電壓選擇性地被激活的存儲單元；一用於將第一輸入節點和主位線預充電至第一電壓的預充電部分；一用於將次位線重置到低於第一電壓的第二電壓的重置部分，其中，所述控制部分控制預充電部分、重置部分和選通門，使得在預充電第一輸入節點和主位線至第一電壓且將次位線重置到第二電壓後，在第一輸入節點和主位線預充的部分電荷被重新分配到該次位線。
2.根據權利要求1所述的半導體存儲設備，其中所述信息讀取部分還包括一連接於主位線的第一電容；和一連接於次位線的第二電容。
3.根據權利要求1所述的半導體存儲設備，其中，在第一輸入節點和主位線上預充的電荷被重新分配後，在次位線上的電壓等於或小於大約1V。
4.根據權利要求1所述的半導體存儲設備，其中，所述基準部分包括一連接於第二輸入節點的互補主位線；和一用於將第二輸入節點和互補主位線預充電至第三電壓的預充電部分，其中，該第三電壓等於由第一電壓和一預定比率相乘所得的電壓。
5.根據權利要求1所述的半導體存儲設備，其中，該基準部分藉助於使用—基準單元輸出基準電壓，該基準單元的電流性能基本上是存儲單元的電流性能的一半。
6.根據權利要求1所述的半導體存儲設備，其中所述差分檢測放大器通過檢測積分檢測在第一輸入節點上的電壓和第二輸入節點上的電壓之差。
7.根據權利要求6所述的半導體存儲設備，其中當在第一輸入節點和主位線上預充的部分電荷被重新分配給次位線時，開始進行檢測積分。
8.一種半導體存儲器設備，包括一差分檢測放大器，其具有一第一輸入節點和一第二輸入節點，該差分檢測放大器用於檢測第一輸入節點上的電壓和第二輸入節點上的電壓之差；一連接於第一輸入節點的主位線；一連接於第二輸入節點的互補主位線；一用於將該主位線和互補主位線預充電至第一電壓的預充電部分；沿一方向排列的多個子陣列，該主位線和互補主位線沿該方向延伸；和一用於控制該差分檢測放大器、預充電部分、和多個子陣列的控制部分，其中，該多個子陣列的每一個包括一用於選擇性地將該主位線連接到多條次位線的一條並選擇性地將該互補主位線連接到多條互補次位線的一條的選通門部分；一重置部分，用於將該多條次位線重置到低於第一電壓的第二電壓，選擇性地釋放對該多條次位線的一條的重置，將該多條互補次位線重置為第二電壓，並選擇性地釋放對該多條互補次位線的一條的重置；一包括多個存儲單元的存儲單元陣列；及一包括多個基準單元的基準單元陣列，其中該多個存儲單元的每一個都根據在多條字線的相應一條字線上的電壓選擇性地被激活，且該多個基準電壓的每一個都根據在基準字線上的電壓而選擇性地被激活；該多個存儲單元的至少一個和多個基準單元的至少一個與該多條次位線的每一條相連接；該多個存儲單元的至少一個和多個基準單元的至少一個與該多條互補次位線的每一條相連接；且該控制部分控制預充電部分和該多個子陣列，使得在主位線和互補主位線被預充電為第一電壓且之前次位線和多條互補次位線被重置為第二電壓，並選擇性地釋放和重置該多條次位線的一條和多條互補次位線的一條之後，在主位線上預充的部分電荷被重新分配到已解除重置的次位線上，並使得在互補主位線上預充的部分電荷被重新分配到已解除重置的互補次位線上。
9.根據權利要求8所述的半導體存儲設備，其中所述控制部分控制多個子陣列以便維護至少一條次位線的重置狀態，該至少一條次位線與電荷被從主位線重新分配到的那條次位線相鄰，並維護至少一條互補次位線的重置狀態，該至少一條互補次位線與電荷被從互補主位線重新分配到的那條互補次位線相鄰。
10.一種半導體存儲設備，其包括一具有一第一輸入節點和第二輸入節點的差分檢測放大器，用於檢測該第一輸入節點上的電壓和該第二輸入節點上的電壓之差；一連接於該第一輸入節點的主位線；一連接於第二輸入節點的互補主位線；一用於將主位線和互補主位線預充至為第一電壓的預充電部分；沿主位線和互補主位線延伸的方向排列的多個子陣列；及一用於控制該差分檢測放大器、預充電部分和多個子陣列的控制部分，其中所述多個陣列的每一個包括用於選擇性地將主位線連接至多條次位線中的一條及選擇性地將互補主位線連接至多條互補次位線中的一條的選通門部分；一重置部分，其用於將多條次位線重置為低於第一電壓的第二電壓，選擇性地釋放對該多條次位線的一條的重置，選擇性地將該多條互補次位線重置為第二電壓，及選擇性地釋放對該多條互補次位線的一條的重置；及一包括多個存儲單元的存儲單元陣列，其中該多個存儲單元的每一個根據在多條字線的相應一條字線上的電壓選擇性地被激活；該多個存儲單元的至少一個連接到多條次位線的每一條；該多個存儲單元的至少一個連接到該多條互補次位線的每一條；且所述控制部分控制所述預充電部分和多個子陣列，以使在主位線和互補主位線被預充電為第一電壓且之前多條次位線和多條互補次位線被重置為第二電壓，並選擇性地釋放對該多條次位線的一條和該多條互補次位線的一條的重置後，在主位線上預充的部分電荷被重新分配到已解除重置的次位線，及在互補主位線上預充的部分電荷被重新分配到已解除重置的互補次位線。
11.根據權利要求10所述的半導體存儲設備，其中，所述控制部分包括多個子陣列以維護至少一條次位線的重置狀態，該至少一條次位線連與電荷被從主位線重新分配到的那條次位線相鄰，並維護至少一條互補次位線的重置狀態，該至少一條互補次位線與電荷被從互補主位線重新分配到的那條互補次位線相鄰。
全文摘要
一種半導體存儲設備,其包括:具有輸入節點9a和9b的差分檢測放大器,一信息讀取部分,基準部分,控制部分。信息讀取部分包括:一連接於所述第一輸入節點的主位線;一選通門;一通過該選通門連接於該主位線的次位線;一連接於該次位線並根據一字線上的電壓選擇性地被激活的存儲單元;一用於將輸入節點9a和主位線預充電為供應電壓的預充電部分;一用於將次位線重置到地電壓的重置部分。該控制部分控制預充電部分、重置部分和選通門,使得在預充電第一輸入節點和主位線為供應電壓且次位線被重置到地電壓後,在輸入節點9a和主位線預充電的部分電荷被重新分配到次位線。
文檔編號G11C16/06GK1340198SQ00803559
公開日2002年3月13日 申請日期2000年12月7日 優先權日1999年12月8日
發明者小島誠 申請人:松下電器產業株式會社