快速糾多位錯的編碼解碼器的製作方法

2023-06-09 18:49:11

專利名稱：快速糾多位錯的編碼解碼器的製作方法
快速糾多位錯的編碼解碼器屬於數字通信、計算機網絡數據傳輸等技術領域內進行糾錯的一種晶片。
考慮到目前國內外廣泛採用的糾錯編碼器和解碼器具有速度慢、結構複雜、糾錯能力差(糾錯位數少)，錯誤位的不同糾錯費時不同，且超出了允許的錯誤位時，可能出現「死機」或「亂糾」的現象。如英國專利GB2069-732屬糾一位錯誤的BCH碼，編碼和解碼分別使用兩個裝置，硬體電路複雜，對於碼長為n，監督碼長為r的BCH碼，它的編碼器和解碼器所需要的寄存器級數分別大於或等於2n+3r和2n+4r。又由如日本三菱電機株式會社專利號95103547.9，它的糾錯編碼器採用移位生成校驗碼位，而對解碼器部分也需要把校正字發生器經過若干次移位才能得到所需校正字，這樣將增加電路複雜程度和增加糾錯的時間。
本發明快速糾多位錯的編碼解碼器其目的在於克服上述編碼器、解碼器的缺點，提供一種結構簡單，實現容易，工作可靠，具有一定的超限糾錯能力和較強的超限檢錯能力，能快速糾多位錯的編碼器和解碼器的技術方案和實例電路。
圖-1為糾錯編碼器和串行輸出框圖。方框i為並行對k位信息碼編碼產生r位監督碼[P]，可用方程組(1)或與其對應的邏輯關係表示的ROM或PLD實現；方框ii為n＝k+r位可預置右移移位寄存器；SD0為右移串行輸出n位信息序列發送；方框iii為與邏輯門，其輸出提供移位寄存器的時鐘信號，即方框ii的輸入時鐘，SYCLOCK為系統時鐘。另一個信號EN為使能信號，EN＝0封鎖與門，方框ii的CP信號被封鎖，同時EN信號還控可預置數據的移位寄存器，並行置數或者移位工作，當EN＝0時，信息碼和監督碼並行置入寄存器中，當EN＝1時，右移輸出發送信息。EN＝1的持續時間為n個系統時鐘周期。
圖-2為串行輸入和並行糾錯解碼器框圖。方框I為n位右移寄存器，n＝k+r，其中k為信息碼[D]的位數，r為編碼產生的監督碼[P]的位數，[P]在前[D]在後串行輸入，並行輸出[D]+[P]n位信息。方框II為校正字[C]邏輯，對t＝3，校正字[C]由方程組(3)的邏輯關係構成，對t＝5，校正字[C]由方程組(4)構成，並行對n位[D]+[P]信息解碼。方框III為錯誤位置及錯誤類型解碼邏輯，對糾三位錯的邏輯關係由表一3所示的ROM數據表實現，[R]輸出，[C]輸入；對糾五位錯或更多位錯的邏輯關係也用類似的ROM數據表形式實現。方框IV為糾錯校正邏輯，
為k位校正後的並行輸出信息碼，其輸入為[R]與[D]及Z的異或邏輯，由方程組(5)和方程組(6)構成，Z為超限輸出信號。
本發明是這樣實現的。設需要傳輸的信息或數據塊，分成k位一組，本說明以k＝8為例，給出方程組或電路。K取得少，可提高糾錯效果，即提高糾錯率，同時也可簡化電路。監督碼元為r位，r的位數和糾錯位t有關，r＝t+1+b，b≥t。b位碼是用來確定錯誤位置的循環碼。t+1位的循環碼是用來確定錯誤類型的循環碼。如糾三位錯t＝3，b＝3，則監督碼r＝3+1+3＝7，(如t＝5，b＝6，r＝5+1+6＝12；又如t＝6，b＝7，r＝6+1+7＝14)。信息碼用[D]＝[d7，d6，d5，d4，d3，d2，d1，d0]表示，對糾三位錯的監督碼用[P]＝[p7，p6，p5，p4，p3，p2，p1]表示，對糾五位錯的監督碼用[P]＝[p12，p11，p10，p9，p8，p7，p6，p5，p4，p3，p2，p1]表示。編碼後需要發送的數碼序列為[N]＝[D]+[P]。以糾三位錯為例[N]＝[D]+[P]＝[d7，d6，d5，d4，d3，d2，d1，d0，p7，p6，p5，p4，p3，p2，p1]右移傳輸，碼長n＝k+r＝15。一、構造糾多位錯的高速編碼器糾三位錯的編碼[P]由方程組(1)實現 若此編碼[P]由ROM或PLD實現，則信息碼元[D]作為地址信號輸入，監督碼元[P]作為數據輸出，如表-1所示[P]與[D]的關係。
表-1監督碼元[P]與[D]的關係 對於糾五位錯的監督碼元[P]與[D]的編碼由方程組(2)實現 或者由表-2給出的ROM或PLD實現。
表-2 糾五位錯[P]與[D]的關係表。表中為[P]值的十六進位數 二.構造糾多位錯的解碼器解碼器由三部分組成，均為組合邏輯。仍以信息碼元k＝8為例，說明各部分的構造。1.校正字[C]＝[cr...c5，c4，c3，c2，c1，c0]的構成，由方程組(3)實現糾三位錯的校正字[C]，方程組(4)實現糾五位錯的校正字[C]。或者分別由15×7或20×12的PLD與或陣列實現。
2.錯誤類型與錯誤碼位[R]生成邏輯對於糾三位錯的[R]與[C]的邏輯關係，用表-3的ROM數據表來實現。
表-3 糾三位錯[R]與[C]的對應關係 對於糾五位錯的[R]與[C]的邏輯關係，也可用類似的ROM數據表來實現。3.輸出校正邏輯的構造。(1)超限信號z＝r7r6r5r4r3r2r1r0(5)(2)校正輸出 解碼器電路圖如附圖
-2所示。
與國內外類似專利相比，本發明具有如下特點(1)、糾錯速度快。因為全部採用組合邏輯推理電路實現編碼和解碼，只須幾個門的延遲時間。(2)、電路簡單。就解碼器和編碼器而言，電路在一塊晶片內，不須調試，工作可靠穩定。(3)、糾錯能力強。它能完全糾正允許範圍內的突發性群碼錯誤。(4)、對錯誤碼位超限的情況下，輸出的信息碼[O]將和接收到的信息碼[D]相同，不予糾正，不會出現死機或亂糾現象。若錯誤碼位僅出現在監督碼位[P]之內時，即便出現錯誤碼超限的情況下，仍能正確接收到信息。超限情況下可發出信號Z＝1。(5)、成本低，體積小，便於推廣使用。批量製造專用集成晶片，每片的成本少於10元。(6)、適宜縮短編碼，信息分成8位或16位一組發送。上述電路和方程均按8位的信息分組發送。按16位分組，亦可用類似的方法構造電路。
權利要求
1.一種快速糾多位錯的編碼解碼器，其特徵在於縮簡訊息碼元的位數k，採用組合邏輯進行編碼和解碼糾錯。
2.按照權利要求1所述的一種快速糾多位錯的編碼解碼器，其特徵在於所述糾錯編碼器部分的構造，是由信息碼元[D]產生監督碼元[P]，採用組合邏輯實現，信息碼元取k＝8時，糾三位錯碼(即t＝3)的編碼器由方程組(1)的邏輯關係實現，或者由表-1的[P]與[D]的邏輯關係實現；信息碼元取k＝8時，糾五位錯碼(即t＝5)的編碼器由方程組(2)的邏輯關係實現，或者由表-2的PROM或ROM邏輯關係實現；對取t≥6時，或者k≥16時，其編碼器也可用同樣的形式實現編碼。 表-1監督碼元[P]與[D]的關係 表-2糾五位錯[P]與[D]的關係表。表中[P]值為十六進位數
3.按照權利要求1所述的一種快速糾多位錯的編碼解碼器，其糾錯解碼器部分的特徵在於除移位寄存器用作串行輸入信息外，其餘是，校正字[C]、錯誤位置和錯誤類型診斷[R]以及糾錯校正邏輯和超限信號，全部採用組合邏輯。
4.根據權利要求3糾錯解碼器所述的校正字[C]其特徵在於並行對[D][P]解碼，當信息碼元位數取k＝8位，對糾三位錯的校正字[C]由方程組(3)的組合邏輯關係實現，或由方程組(3)對應的ROM數據表的形式實現；對k＝8，t＝5，糾五位錯的校正字[C]由方程組(4)的邏輯關係實現，或者由方程組(4)對應的ROM數據表形式實現；
5.根據權利要求3糾錯解碼器所述的錯誤位置和錯誤類型診斷[R]邏輯，其特徵在於不需要移位寄存器，採用組合邏輯，並且錯誤類型和信息碼元的錯誤位置診斷一次同時完成，校正字[C]作為輸入變量，[R]輸出為錯誤位置及錯誤類型，對監督碼元的錯誤需要校正，而對監督碼元的錯誤不需校正，對信息碼元k＝8位，t＝3，糾三位錯時，錯誤位置及錯誤類型的診斷邏輯[R]由表-3的ROM數據表關係實現；表-3 糾三位錯[R]與[c]的對應關係 而k＝8，t＝5，或者k≥16，t≥6，錯誤位置及錯誤類型診斷[R]與[C]的邏輯關係可用類似的ROM數據表形式實現。
6.根據權利要求3糾錯解碼器所述的糾錯校正邏輯和超限信號邏輯，對信息元碼k＝8時，由方程組(5)和方程組(6)實現，其特徵在於，錯誤位≤t時，快速校正信息碼元中的錯誤碼位，而監督碼元的錯誤不需要糾正；若錯誤碼位僅出現在監督碼元[P]時，不管錯誤位是否超限仍能正常工作，輸出正確的信息碼元
，若錯誤位超限，輸出超限信號Z，對糾錯位數t不同時，其電路均採用相同的邏輯；對k≥16時增加其對應位數的碼元即可。超限信號z＝r7r6r5r4r3r2r1r0……………………(5)校正輸出
全文摘要
快速糾多位錯的編碼解碼器,屬於數字通信、計算機網絡數據傳輸等技術領域內進行糾錯的一種晶片。編碼器是把被傳輸的信息碼並行編碼;解碼器是並行對多個信息碼位解碼。編碼器和解碼器均由組合邏輯構成,這使得處理時間最大限度地縮短。它能糾正突發性群碼碼位≤t的錯誤,且具有一定超限糾錯能力和較強的超限檢錯能力,結構簡單,實現容易,工作可靠,糾錯解碼只需若干個門的傳輸延遲時間,適用於一切要求糾錯能力強的數字通信場合。
文檔編號H03M13/00GK1288291SQ00129198
公開日2001年3月21日 申請日期2000年10月13日 優先權日2000年10月13日
發明者王藩任 申請人:太原理工大學