一種基於高速總線和gpu的多維混合擴頻系統及方法

2023-06-28 01:30:06

專利名稱：一種基於高速總線和gpu的多維混合擴頻系統及方法
技術領域：
本發明涉及一種基於高速總線和GPU的多維混合擴頻系統及方法，屬於通信技術 領域。
背景技術：
通信迅速發展的今天，電磁環境日益複雜，對通信系統抗幹擾能力要求也越來越 高。複雜的通信環境要求新的架構體制，因此設計實現頑存能力強，並有最低限度通信保障 的通信系統，成為當今研究的重中之重。直擴系統有利於信號的隱蔽，抗幹擾和、保密性和抗多徑能力強。跳頻系統具有抗 脈衝等多類幹擾的強大能力，但是抗多徑能力相對直擴系統較弱。同時，由於跳頻信號本質 上是窄帶調製信號，具有很高的功率譜，因此跳速較低情況下，易於幹擾其他用戶，但也容 易被檢測和截獲。直擴系統要達到強抗幹擾能力必須加大擴頻序列的長度，這樣大大降低 了調製數據的傳輸速率，兩者之間是矛盾的。DS/ra混合擴頻系統，具有DS與ra這兩種擴 頻通信體制優點，能克服多徑效應和遠近效應。為了進一步提升混合擴頻系統的性能，基於 跳時或空時編碼的多維混合擴頻系統是擴頻系統的發展趨勢之一。研究和發展高動態DS/ πι擴頻系統中的各種關鍵技術是一條低成本、高效率的可行和必行之路。Microsoft SORA平臺是微軟開發的基於PCIe總線的軟硬體平臺，有其特有的 高速率、低延遲，處理資源豐富等優勢，並且在在NSDI09最優論文之一的《Sora High Performance Software Radio Using General Purpose Multi-core Processors》中， Microsoft SORA平臺基於PC機架構實現了 802. lla/b/g協議，為本發明提出的系統提供了 重要參考，即基於高速的PCIe總線，可以實現搭建無線通信收發平臺。基於多發多收天線的空時編碼技術能夠在原有單天線收發通信系統基礎上顯著 提高系統數據速率，也是目前通信研究的熱點之一。與此同時，CPU+GPU模式，能夠充分發 揮GPU先天優勢，彌補CPU性能前進空間有限這一瓶頸，同時基於高速總線(目前GPU板卡 均是基於PCIe總線)能夠實現快速傳輸。

發明內容
本發明的目的為是提高混合擴頻通信系統的頻帶利用率、抗幹擾及衰落能力，提 出一種基於高速總線和GPU技術的多維混合擴頻系統及方法。本發明的多維混合擴頻系統包括發送單元、GPU單元、接收單元及數據主控單元。 其中，發送單元包括發射天線、發射射頻模塊及低中頻/基帶發模塊；接收單元包括接收天 線、接收射頻模塊及低中頻/基帶收模塊；數據主控單元包含高速總線和主控/緩衝與顯示 模塊。本發明的各部分連接關係如下發送單元的發射天線、發射射頻模塊、低中頻/基 帶發模塊依次通過數據線連接；接收單元的接收天線、接收射頻模塊、低中頻/基帶收模塊 依次通過數據線連接；GPU單元、數據主控單元中的主控/緩衝與顯示模塊、發送單元的低中頻/基帶發模塊和接收單元的低中頻/基帶收模塊分別與高速總線互連。所述的發射天線，包括多路射頻頻段天線，完成多路多維混合擴頻射頻信號的發 送。所述的發射射頻模塊，包括2η路緩衝、2η路BPF、η個跳頻I、Q載波產生器、η個 變壓器、η個發射射頻帶通濾波器(TX BPF)、η個發射射頻低通濾波器(TX LPF)和η路低 噪放(LNA)，發射射頻模塊的連接關係如下每一路的緩衝器分別與對應的BPF相連，每兩 路BPF與對應的一個I、Q載波產生器相連，I、Q載波產生器與相應的變壓器相連，變壓器與 TX BPF相連，TX BPF與LNA相連，LNA與TX LPF相連；用於將模擬低中頻/基帶信號上變 頻到射頻頻段，進行射頻處理。所述的低中頻/基帶發模塊，包括FPGA晶片、多路雙路低中頻/基帶DAC ；多路雙 路低中頻/基帶DAC分別與FPGA晶片互連；用於從高速總線接收GPU單元數據，將其轉換 為多路I、Q數據信號，再進行多路數模轉換得到多路I、Q模擬低中頻/基帶信號輸出。所述的接收天線，包括多路射頻頻段天線，完成多路多維混合擴頻射頻信號的接 收。所述的接收射頻模塊，包括η路接收射頻低通濾波器(RX LPF)、11路低噪放(LNA)、 η個接收射頻帶通濾波器(RX BPF)、η個變壓器、η路跳頻I、Q載波產生、2η路BPF和2η路 緩衝，接收模塊的連接關係如下每一路的RXLPF分別與對應路的LNA相連，LNA與對應路 的RX BPF相連，RX BPF與對應路的變壓器相連，變壓器與對應路的I、Q載波產生器相連， I、Q載波產生器與相應的兩路BPF相連，BPF與緩衝相連；用於將接收的多路多維混合擴頻 射頻信號從射頻頻段下變頻到多路I、Q模擬低中頻/基帶信號。所述的低中頻/基帶收模塊，包括多路雙路低中頻/基帶ADC和FPGA晶片；多路 雙路低中頻/基帶DAC分別與FPGA晶片互連。多路雙路低中頻/基帶ADC用於將多路I、 Q模擬低中頻/基帶信號轉換為多路I、Q數字低中頻/基帶信號，送入FPGA晶片；FPGA芯 片用於將接收的數據送入高速總線，然後進入GPU單元。所述的高速總線用於高速傳輸多路收發基帶數據。所述的主控/緩衝與顯示模塊包括大容量高速內存、顯示器和CPU控制器。大容 量高速內存和CPU控制器分別位於主板上，主板接口與顯示器相連。大容量高速內存用於 緩衝高速傳輸的多路收發基帶數據；CPU控制器用於控制系統各模塊的工作和狀態監控； 顯示器用於顯示設置參數及相關模塊運行結果。所述的GPU單元用於完成對大量低中頻/基帶收發的數據進行複雜基帶收發算法 處理。基帶接收算法包括將從高速總線輸入的接收多路基帶IQ數據進行信道估計、信道 解碼、均衡、解擴、空時解碼、解交織、解調、解跳及各種濾波基帶處理；基帶發送算法包括 將信源數據信息經信源編碼、調製、空時編碼、交織、擴頻、組幀、跳頻及各種濾波基帶處理。本發明還提供了一種基於高速總線和GPU的多維混合擴頻方法，具體實現步驟如 下步驟A 數據主控單元對傳輸數據進行串並轉換、生成多路基帶信號，GPU單元對 每一路進行交織、信道編碼、空時編碼等基帶發送信號處理後，再由發送單元進行直接序列 擴頻及跳頻載波調製，生成多路多維混合擴頻射頻信號，經多路發送天線發送。步驟B 接收單元完成對多路多維混合擴頻射頻信號的接收，由數據主控單元控制高速總線將接收信號經緩衝後輸出到GPU單元中，GPU單元對每一路分別進行信道估計、 信道解碼、均衡、解擴、空時解碼、解交織、解調、解跳及各種濾波基帶處理，最終恢復信源發 送的符號。所述步驟A具體包括步驟Al 「數據主控單元」中的「主控/緩衝與顯示模塊」中生成信源符號並進行 串並轉換成多路基帶信源符號；步驟A2 :「GPU單元」對步驟Al中生成的多路基帶信源符號的每一路進行信道估 計、信道解碼、均衡、解擴、空時解碼、解交織、解調、解跳及各種濾波基帶處理，生成基帶多 維混合信號；步驟A3 步驟A2生成的基帶多維混合信號經「數據主控單元」中的「高速總線」送 到發送單元的「低中頻/基帶發模塊」；步驟A4 「低中頻/基帶發模塊」將接收到的多路基帶多維混合信號進行多路DAC 數模轉換成多路模擬低中頻/基帶信號；步驟A5 「發送單元」的「發射射頻模塊」將步驟A4生成的多路模擬低中頻/基帶 信號進行上變頻處理生成多路多維混合射頻模擬信號；步驟A6 「發送單元」的多路發送天線將步驟A5生成的多路多維混合射頻模擬信 號發送出去。所述步驟B具體包括步驟Bl 「接收單元」的多路接收天線接收多路多維混合擴頻射頻信號；步驟B2 「接收單元」的「接收射頻模塊」將步驟Bl接收的多路多維混合擴頻射頻 信號進行下變頻處理生成多路多維模擬低中頻/基帶信號；步驟B3:步驟B2輸出的多路多維模擬低中頻/基帶信號在「低中頻/基帶收模塊」 中進行多路ADC模數轉換成多路多維數字低中頻/基帶信號；步驟B4 「數據主控單元」的高速總線接收步驟B3輸出的多路多維數字低中頻/ 基帶信號，經緩衝後輸出到「GPU單元」中；步驟B5 :"GPU單元」對步驟B4輸出的多路多維數字低中頻/基帶信號完成信道 估計、信道解碼、均衡、解擴、空時解碼、解交織、解調、解跳及各種濾波基帶處理，恢復信源 發送的多路符號。步驟B6 步驟B5輸出的已恢復的多路信源符號經「數據主控單元」中「高速總線」 輸出到「主控/緩衝與顯示模塊」進行並串轉換。最後生成信源發送的符號。通過上述步驟A及步驟B完成了在基於高速總線和GPU的多維混合擴頻系統中的 擴頻通信過程。有益效果1.本發明採用多發多收、空時編碼、並行處理及高速傳輸接收分集技術，並且結合 直擴/跳頻混合技術，使得整個系統集中了空、時、頻三維的優勢，使得實現的混合擴頻系 統在保密性和抗幹擾能力方面都進一步大大的擴展。2.本發明中的高速總線，可實現極快速數據傳輸能力；以PCIe總線為例，此總線 的極限傳輸速率即PCIe2. 0x16可高達64(ibpS，滿足高性能混合擴頻處理平臺以及高性能 計算中PCIe總線接口定時控制能力的需求；
3.本發明框架下的多維混合DS/ra擴頻系統技術指標方面能達到高動態範圍、跳 頻速率高(模擬4000跳，數字100跳)延時低lus內，同時能夠有效對抗頑固的寬頻帶幹 擾和混合幹擾，和能實現高度保密特性；4.利用高速總線(如PCI-eXpreSS)+GPU架構的框架優勢，實現的多維混合系統的 快速碼同步與碼捕獲性能。


圖1是本發明的混合擴頻系統結構示意圖；圖2是本發明的發射射頻處理框圖；圖3是本發明的低中頻/基帶發模塊處理框圖；圖4是本發明的接收射頻處理處理框圖；圖5是本發明的低中頻/基帶收模塊處理框圖；圖6是本發明實施例1的GPU單元處理框圖；圖7是本發明方法實施例2的發送部分信號處理過程；圖8是本發明方法實施例2的發送部分流程圖；圖9是本發明方法實施例2的接收部分信號處理過程；圖10是本發明方法實施例2的接收部分流程圖。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚，下面結合附圖和實施例作進一步 說明。實施例1參見圖1，本發明提供了一種基於高速總線和GPU的多維混合擴頻系統，該系統包 括發送單元、GPU單元、接收單元及數據主控單元。其中，發送單元包括「發射天線」、「發射 射頻模塊」及「低中頻/基帶發模塊」；接收單元包括「接收天線」、「接收射頻模塊」及「低中 頻/基帶收模塊」；數據主控與緩存單元包含「主控/緩衝與顯示」和「高速總線」。「發送天線」完成多路多維混合射頻模擬信號的發送；「發射射頻模塊」將「低中頻/基帶發模塊」輸出的多路模擬低中頻/基帶信號上 變頻到多路射頻模擬信號輸出到多路發送天線；「低中頻/基帶發模塊」將數據主控單元傳輸來的多路多維基帶混合擴頻數據經 過多路DAC數模轉換成多路模擬低中頻/基帶信號輸出到「發送單元」的「發射射頻模塊」 中；「接收天線」接收多路多維混合射頻模擬信號；「接收射頻模塊」將多路接收天線接收到的多路射頻模擬信號進行下變頻等射頻 處理環節，輸出模擬低中頻信號輸出到「低中頻/基帶發模塊」；「低中頻/基帶收模塊」將「接收單元」的「接收射頻模塊」輸出的多路多維基帶混 合擴頻模擬信號進行多路ADC模數轉換輸出到數據主控單元。本發明的發射射頻處理框圖參見圖2，發射射頻模塊提供η個RF通道。本實例中 選用4個射頻通道，將數據主控單元傳來的多路模擬低中頻/基帶信號上變頻到射頻(本8例中是2. 4G)頻段，並通過發送天線發送射頻處理後的多路多維混合擴頻射頻信號。本發明的低中頻/基帶發模塊框圖參見圖3，低中頻/基帶發模塊將經高速總線 從GPU單元輸出的並行數據及交互信息經FPGA高速總線接口輸入，在FPGA晶片內經過相 應算法和協議轉換，送入多路基帶/低中頻DAC，轉換成為多路I、Q模擬低中頻/基帶信號 輸出。本發明的接收射頻模塊處理框圖參見圖4，該模塊提供η個RF通道的接收射頻處 理。本實例中是4個射頻通道，將接收天線接收來的4個RF通道的RF信號下變頻到模擬 低中頻/基帶信號輸出。本發明的低中頻/基帶收模塊處理框圖參見圖5，低中頻/基帶收模塊將經接收 射頻模塊輸出的多路I、Q模擬低中頻/基帶信號進行多雙路基帶/低中頻ADC採樣，並在 FPGA晶片內經過相應算法和協議轉換，再經高速總線接口輸出到GPU單元。GPU單元完成系統中各種發送和接收基帶算法參見圖6。其中，基帶接收算法包 括將從高速總線輸入的接收多路基帶IQ數據進行信道估計、信道解碼、均衡、解擴、空時 解碼、解交織、解調、解跳及各種濾波基帶處理，恢復信源發送的多路符號；基帶發送算法包 括將信源數據信息經信源編碼、調製、空時編碼、交織、擴頻、組幀、跳頻及各種濾波基帶處 理，然後從高速總線輸出，經緩存/主控輸出到低中頻/基帶發模塊中。本實例中的接收單元選用4個射頻收通道，每路射頻通道中配備4條雙極性天 線，天線接口為SMA RF接口 ；低中頻/基帶收模塊中的多通道ADC板的單路採樣速率為 最高160Msps，接口為PCIe總線，板卡型號為ICS1555，板卡上的FPGA型號為xilinx公司 的SX95T系列；本實例中的發送單元選用4個射頻發通道，發送天線將發射射頻模塊從低 中頻/基帶發模塊接入的模擬低中頻/基帶信號上變頻到射頻(本例中是2. 4G)頻段，低 中頻/基帶發模塊中的多通道DAC採樣速率為最高200Msps，接口為PCIe總線，板卡型號 為ICS-564A，板卡上的FPGA型號為xilinx公司的SX95T系列。GPU單元的GPU型號選用 NVidia 公司的 Tesla 2050。實施例2本實施例中的基於高速總線和GPU的多維混合擴頻方法，具體實現過程為步驟1 發送單元、GPU單元以及數據主控單元完成對傳輸數據符號進行信源編碼 /交織/信道編碼/空時編碼等基帶處理，生成多路多維混合擴頻已調已擴已跳的基帶數據 信號；步驟2 「數據主控單元」中的「主控/緩衝與顯示模塊」中生成信源符號；再對此信 源符號進行串並轉換生成多路並行未處理的基帶數據符號；每一路混合數據再進行交織、 信道編碼、空時編碼、成形、成幀等基帶發送信號處理後，分別進行直接序列擴頻及基帶跳 頻調製，生成多路多維混合擴頻數字基帶信號，基帶信號處理的過程如圖7所述。步驟3 發送單元的「低中頻/基帶發模塊」完成將步驟1輸出的多路多維混合擴 頻數字基帶信號經過多路DAC數模轉換成多路模擬低中頻/基帶信號；步驟4 「發送單元」的「發射射頻模塊」利用頻率合成器和混頻器將步驟2輸出的 多路模擬低中頻/基帶信號進行上變頻等處理得到模擬多路多維射頻混合擴頻信號。步驟5 多路發射天線發送多路多維射頻混合擴頻信號。以上發射過程如圖8所7J\ ο
步驟6 多路接收天線接收多路多維射頻混合擴頻信號。步驟7 接收單元的「接收射頻模塊」利用頻率合成器和混頻器對模擬多路多維射 頻混合擴頻信號下變頻得到模擬多路多維基帶混合擴頻信號。步驟8 接收單元的「低中頻/基帶收模塊」實現將模擬多路多維基帶混合擴頻信 號經多路ADC轉換為數字多路多維基帶混合擴頻信號。步驟9 =GPU單元以及數據主控單元完成對數字基帶多路多維混合擴頻信號的接 收，並對每一路分別進行解跳頻、解擴及信道估計、均衡、解交織信道解碼等複雜的接收基 帶信號處理，如圖9所述。步驟10 最終恢復信源發送的符號。步驟6至步驟10的接收過程如圖10所示。GPU單元生成的數字頻率合成器及數字鎖相環對多路多維基帶混合擴頻信號進行 載波同步及解跳頻。輸出數字多路多維基帶直擴擴頻信號；GPU單元的收基帶處理部分，將 數字多路多維直擴信號進行碼同步和解擴頻，空時解碼，信道解碼/解交織等環節得到發 端傳輸的數據符號。在實際應用中，每一路發送符號數據，經1路轉多路的串並轉換後，再進行若干編 碼和變換，包括信源編碼，交織，信道編碼以及空時編碼等處理；其後每一路數據再串並轉 換成I/Q兩路數據，每一路進行直接序列擴頻，擴頻後再進行QPSK調製，然後再進行基帶跳 頻得出最終的數字基帶多維多路混合擴頻信號。接收端將若干模擬變換後輸出的數字基帶 多維多路混合擴頻信號，每一路含I/Q兩路(共2η路信號)，然後再進行基帶解跳，解擴，碼 同步，載波同步，信道均衡等環節，再進行逆IQ，即並串轉換成η路信號，變成數字基帶已解 擴信號，然後再進行若干基帶編碼等的逆變換過程，包括解交織，信道解碼、空時解碼、信源 解碼等，最後進行並串轉換將η路恢復的信源符號轉換成一路發端發送的信源符號。針對本發明實施例提出的混合擴頻通信系統，下面給出具體系統參數，本實施例 的系統採用4路射頻及模擬低中頻/基帶信號；I/Q兩路直接序列擴頻碼長度為255，碼片 速率可達到1. 024MHz、調製方式為QPSK、相鄰跳頻頻點間隔為1. 024MHz、數字跳頻點數為 81、總的系統帶寬可達到82. 944MHz、模擬跳頻速率可達到3000跳/s，直接序列擴頻增益為 MdB，等效跳頻增益為19dB、總的擴頻增益可達43dB、信息傳輸速率為165.888Mbps。採用 本實施例的混合擴頻通信系統，已經實現了上述系統參數及性能指標，其中模擬跳頻速率 已達3000跳，在國內屬於領先，由於GPU資源還有很大的利用空間，因此後續數字跳頻速率 可以進一步提高系統總體跳頻速率；另外根據系統信息傳輸速率165. 888Mbps和系統總帶 寬82. 944MHz，可得到系統頻帶利用率為2，後續經過算法及GPU兩方面的優化，有望將頻帶 利用率進一步提高。與非本架構的混合擴頻系統相比，從系統實現難度及開發周期來講，本 架構都是方便而且快速及性能優良的。本發明實施例將空時編碼、直擴和跳頻技術結合起來，實現了一種多維混合擴頻 通信系統，該通信系統在直接序列擴頻的基礎上進一步增加了載波在偽隨機跳頻序列的控 制下進行隨機跳變的功能，極大地擴展了整個通信系統的頻譜，由於其包含直接序列擴頻 技術，所以發射頻譜具有很低的功率譜密度，不會對其它信號產生幹擾，同時還可以隱蔽自 己，具有極高的保密性和抗幹擾性；另外，由於該混合系統還增加了載波隨偽隨機序列跳變 的功能，大大擴展了信號的頻譜，增加了幹擾難度，進一步提高了系統的抗幹擾能力，同時 本系統使用多發多收，利用空時編碼技術，在帶寬一定，單路數據速率一定的情況下，進一10步擴展了系統的頻帶利用率的數據傳輸速率，大大提高了系統的綜合性能。本發明實例採 用多種技術，實現了空、時、頻三維混合擴頻系統，同時在具體擴頻實現環節，跳頻部分，採 用兩級跳頻機制，每一級跳頻採用不同的擴頻序列，提高了系統的保密性。
以上所述僅為本發明的較佳實例，並不用以限制本發明，凡在本發明所涵蓋的精 神和原則之內，所作的任何修改、改進以及等同替換等等，均應屬於本發明的保護範圍。
權利要求
1.一種基於高速總線和GPU的多維混合擴頻系統，其特徵在於包括發送單元、GPU單 元、接收單元及數據主控單元；其中，發送單元包括發射天線、發射射頻模塊及低中頻/基 帶發模塊；接收單元包括接收天線、接收射頻模塊及低中頻/基帶收模塊；數據主控單元包 含高速總線和主控/緩衝與顯示模塊；上述各部分連接關係如下發送單元的發射天線、發射射頻模塊、低中頻/基帶發模塊 依次通過數據線連接；接收單元的接收天線、接收射頻模塊、低中頻/基帶收模塊依次通過 數據線連接；GPU單元、數據主控單元中的主控/緩衝與顯示模塊、發送單元的低中頻/基 帶發模塊和接收單元的低中頻/基帶收模塊分別與高速總線互連；所述的GPU單元用於完成對大量低中頻/基帶收發的數據進行複雜基帶收發算法處 理；基帶接收算法包括將從高速總線輸入的接收多路基帶IQ數據進行信道估計、信道譯 碼、均衡、解擴、空時解碼、解交織、解調、解跳及各種濾波基帶處理；基帶發送算法包括將 信源數據信息經信源編碼、調製、空時編碼、交織、擴頻、組幀、跳頻及各種濾波基帶處理。
2.根據權利要求1所述的一種基於高速總線和GPU的多維混合擴頻系統，其特徵在於 所述的發射天線包括多路射頻頻段天線，用於完成多路多維混合擴頻射頻信號的發送；所 述的接收天線包括多路射頻頻段天線，用於完成多路多維混合擴頻射頻信號的接收。
3.根據權利要求1所述的一種基於高速總線和GPU的多維混合擴頻系統，其特徵在於 所述的發射射頻模塊包括2η路緩衝、2η路帶通濾波器、η個跳頻I、Q載波產生器、η個變壓 器、η個發射射頻帶通濾波器、η個發射射頻低通濾波器和η路低噪放；其連接關係為每一 路的緩衝器分別與對應的帶通濾波器相連，每兩路帶通濾波器與對應的一個I、Q載波產生 器相連，I、Q載波產生器與相應的變壓器相連，變壓器與發射射頻帶通濾波器相連，發射射 頻帶通濾波器與低噪放相連，低噪放與發射射頻低通濾波器相連；用於將模擬低中頻/基 帶信號上變頻到射頻頻段，進行射頻處理。
4.根據權利要求1所述的一種基於高速總線和GPU的多維混合擴頻系統，其特徵在於 所述的低中頻/基帶發模塊包括FPGA晶片、多路雙路低中頻/基帶DAC ；多路雙路低中頻 /基帶DAC分別與FPGA晶片互連；用於從高速總線接收GPU單元數據，將其轉換為多路I、 Q數據信號，再進行多路數模轉換得到多路I、Q模擬低中頻/基帶信號輸出。
5.根據權利要求1所述的一種基於高速總線和GPU的多維混合擴頻系統，其特徵在於 所述的主控/緩衝與顯示模塊包括大容量高速內存、顯示器和CPU控制器；大容量高速內存 和CPU控制器分別位於主板上，主板接口與顯示器相連；大容量高速內存用於緩衝高速傳 輸的多路收發基帶數據；CPU控制器用於控制系統各模塊的工作和狀態監控；顯示器用於 顯示設置參數及相關模塊運行結果。
6.根據權利要求1所述的一種基於高速總線和GPU的多維混合擴頻系統，其特徵在於 所述的接收射頻模塊，包括η路接收射頻低通濾波器、η路低噪放、η個接收射頻帶通濾波 器、η個變壓器、η路跳頻I、Q載波產生、2η路帶通濾波器和2η路緩衝；其連接關係為每 一路的接收射頻低通濾波器分別與對應路的低噪放相連，低噪放與對應路的接收射頻帶通 濾波器相連，接收射頻帶通濾波器與對應路的變壓器相連，變壓器與對應路的I、Q載波產 生器相連，I、Q載波產生器與相應的兩路帶通濾波器相連，帶通濾波器與緩衝相連；用於將 接收的多路多維混合擴頻射頻信號從射頻頻段下變頻到多路I、Q模擬低中頻/基帶信號。
7.根據權利要求1所述的一種基於高速總線和GPU的多維混合擴頻系統，其特徵在於所述的低中頻/基帶收模塊，包括多路雙路低中頻/基帶ADC和FPGA晶片；多路雙路低中 頻/基帶DAC分別與FPGA晶片互連；多路雙路低中頻/基帶ADC用於將多路I、Q模擬低中 頻/基帶信號轉換為多路I、Q數字低中頻/基帶信號，送入FPGA晶片；FPGA晶片用於將接 收的數據送入高速總線，在進入GPU單元。
8.根據權利要求1所述的一種基於高速總線和GPU的多維混合擴頻系統，其特徵在於 所述的高速總線用於高速傳輸多路收發基帶數據。
9.一種基於高速總線和GPU的多維混合擴頻方法，其特徵在於實現步驟如下步驟A 數據主控單元對傳輸數據進行串並轉換、生成多路基帶信號，GPU單元對每一 路進行交織、信道編碼、空時編碼等基帶發送信號處理後，再由發送單元進行直接序列擴頻 及跳頻載波調製，生成多路多維混合擴頻射頻信號，經多路發送天線發送；步驟B 接收單元完成對多路多維混合擴頻射頻信號的接收，由數據主控單元控制高 速總線將接收信號經緩衝後輸出到GPU單元中，GPU單元對每一路分別進行信道估計、信道 解碼、均衡、解擴、空時解碼、解交織、解調、解跳及各種濾波基帶處理，最終恢復信源發送的 符號；所述步驟A具體包括步驟Al 「數據主控單元」中的「主控/緩衝與顯示模塊」中生成信源符號並進行串並 轉換成多路基帶信源符號；步驟A2 :「GPU單元」對步驟Al中生成的多路基帶信源符號的每一路進行信道估計、信 道解碼、均衡、解擴、空時解碼、解交織、解調、解跳及各種濾波基帶處理，生成基帶多維混合 信號；步驟A3 步驟A2生成的基帶多維混合信號經「數據主控單元」中的「高速總線」送到發 送單元的「低中頻/基帶發模塊」；步驟A4 「低中頻/基帶發模塊」將接收到的多路基帶多維混合信號進行多路DAC數模 轉換成多路模擬低中頻/基帶信號；步驟A5 「發送單元」的「發射射頻模塊」將步驟A4生成的多路模擬低中頻/基帶信號 進行上變頻處理生成多路多維混合射頻模擬信號；步驟A6 「發送單元」的多路發送天線將步驟A5生成的多路多維混合射頻模擬信號發 送出去；所述步驟B具體包括步驟Bl 「接收單元」的多路接收天線接收多路多維混合擴頻射頻信號； 步驟B2 「接收單元」的「接收射頻模塊」將步驟Bl接收的多路多維混合擴頻射頻信號 進行下變頻處理生成多路多維模擬低中頻/基帶信號；步驟B3 步驟B2輸出的多路多維模擬低中頻/基帶信號在「低中頻/基帶收模塊」中 進行多路ADC模數轉換成多路多維數字低中頻/基帶信號；步驟B4 「數據主控單元」的高速總線接收步驟B3輸出的多路多維數字低中頻/基帶 信號，經緩衝後輸出到「GPU單元」中；步驟B5 :"GPU單元」對步驟B4輸出的多路多維數字低中頻/基帶信號完成信道估計、 信道解碼、均衡、解擴、空時解碼、解交織、解調、解跳及各種濾波基帶處理，恢復信源發送的 多路符號；步驟B6:步驟B5輸出的已恢復的多路信源符號經「數據主控單元」中「高速總線」輸出 到「主控/緩衝與顯示模塊」進行並串轉換，最後生成信源發送的符號。
全文摘要
本發明涉及一種基於高速總線和GPU的多維混合擴頻系統及方法，屬於通信技術領域。具體包括發送單元、GPU單元、接收單元及數據主控單元；其中，發送單元包括發射天線、發射射頻模塊及低中頻/基帶發模塊；接收單元包括接收天線、接收射頻模塊及低中頻/基帶收模塊；數據主控單元包含高速總線和主控/緩衝與顯示模塊。本發明採用多發多收、空時編碼、並行處理及高速傳輸接收分集技術，並且結合直擴/跳頻混合技術，使得整個系統集中了空、時、頻三維的優勢，使得實現的混合擴頻系統在保密性和抗幹擾能力方面都進一步大大的擴展；利用高速總線+GPU架構的框架優勢，實現的多維混合系統的極快速數據傳輸以及快速碼同步與碼捕獲性能。
文檔編號H04B1/692GK102055495SQ20101060608
公開日2011年5月11日 申請日期2010年12月15日 優先權日2010年12月15日
發明者盧繼華, 周榮花, 安建平, 李祥明 申請人:北京理工大學