預報集成電路靜電放電失效的測試電路及預測方法
2023-06-28 00:28:21
專利名稱：預報集成電路靜電放電失效的測試電路及預測方法
技術領域：
本發明屬於電子電路技術領域，涉及靜電放電失效實時預報電路及預測方法，可用於大/超大規模以上集成電路的測試與壽命預報。
背景技術：
目前，集成電路的可靠性測試技術得到越來越廣泛的應用和發展，如航天電子、航空電子、汽車電子等領域。隨著集成電路的發展，包括中央處理器、存儲器、以及外圍電路等完整系統的片上系統SOC對於提升系統性能、減少系統能耗、降低系統的電磁幹擾和提高系統的集成度都有很大的幫助，它不僅順應了產品輕薄短小的趨勢，而且有著高效集成性能，所以正替代集成電路的主要解決方案並成為當前微電子晶片發展的必然趨勢。然而，這也給集成電路的失效測試帶來了困難。因為SOC是結構複雜的集成電路，包括了所有類型的邏輯電路、多種CPU、各種模擬模塊和幾百種不同類型的存儲器，但是內嵌的性質和複雜的關係使SOC不能像傳統的集成電路那樣進行故障檢測，故障預測和壽命預測。當有靜電放電ESD應力出現時，SOC的ESD保護電路並不能完全將ESD應力瀉放。這樣，未完全瀉放的ESD應力必然會造成SOC內部電路器件柵氧的損傷。這種損傷可能使器件直接失效，也可能形成柵氧的潛在損傷，而這種潛在損傷積累到一定程度，則會引起器件或者電路的失效。
當SOC埠存在靜電放電ESD應力時，針對未完全被保護電路瀉放的ESD應力引起的SOC內部電路的失效，以前的測試是在生產中應用的工藝控制測試以及使用在晶圓上專門設計的失效測試電路進行失效測試，這種測試由於使用晶圓上專門設計的失效測試電路，因而只能在模擬的SOC工作環境下對靜電放電引起的SOC失效進行測試，並且這種測試並不能對ESD引起的失效進行實時測試並進行失效告警，無法滿足電路實時測試以及進行壽命預報的要求。
發明內容
本發明的目的在於克服上述已有技術的不足，提供一種實時預報集成電路靜電放電失效的測試電路及預測方法，以實現對集成電路在ESD應力引起的失效進行實時測試並進行失效告警。
本發明的目的是這樣實現的 一.技術原理 當有ESD應力出現在SOC電路的埠時，SOC的ESD保護電路並不能完全將ESD應力洩放掉，這時未瀉放的ESD應力就會直接加到內部電路，從而造成內部電路的損傷。本發明利用兩個二極體組成能量轉換控制電路，將未被洩放的ESD應力耦合到測試電容上。由二極體與測試電容組成的結構以保證測試電路對正、負ESD應力都保持敏感。當ESD應力加到與MOS柵極結構相同的測試電容上，測試電容結構將會產生損傷，當這種損傷達到一定程度時，測試電容的阻抗逐漸減小、洩漏電流將會逐步變大。當測試電容的阻抗小於設定值時，可以認為測試電容失效。這時將有一個失效電平送到鎖存器。為了保證測試電容先於內部電路中的MOS柵極結構失效，起到預報的作用。本發明通過實驗確定測試電容上應加的電壓應力、獲得集成電路的壽命曲線、確定報警時間和獲得報警曲線。利用電容與二極體組成的電荷泵電路給測試電容提供足夠的電壓應力。利用一個應力延遲電路和應力控制電路來控制電荷泵的輸出電壓以及給測試電容所加的應力時間。當測試電容失效時，比較器將輸出一個失效信號進行報警，這時預示著集成電路即將實效。
本發明電路版圖採用標準的CMOS工藝，因而可以與其他的SOC版圖電路工藝完全兼容。
二、電路結構 本發明的基於靜電放電失效的片上系統實時預報測試電路包括四個二極體、箝位二極體、兩個失效測試電容、升壓電容、開關電路、應力及延遲控制器電路、應力控制器電路和比較器，這些元件均設置在集成電路或SOC內的埠周圍；該二極體與開關電路以及升壓電容連接，構成升壓電路；該應力及延遲控制器電路與第二個失效測試電容和第二個二極體連接，用於檢測靜電放電應力和產生控制信號，並將信號傳輸給應力控制器電路；該比較器與兩個失效測試電容和箝位二極體連接，箝位二極體對兩個失效測試電容上的電壓進行箝位，當在兩個失效測試電容失效時，比較器輸出失效報警信號。
三.集成電路靜電放電失效的預測方法 本發明預報集成電路靜電放電失效的方法，包括如下步驟 (1)根據集成電路採用的工藝確定最小單元電容的面積，獲得集成電路的柵氧面積並根據工藝中柵氧的厚度確定柵氧經時擊穿的失效模型； (2)根據確定的失效模型以及壽命分布函數，利用外推法確定集成電路的特徵壽命，並通過實驗獲得電加速因子γ，氧化層加速因子α，威布爾分布的尺度參數t1/N、威布爾分布的位置參數tp，以及威布爾分布的形狀參數β，依據這些參數，獲得集成電路的特徵壽命曲線； (3)根據集成電路的功能及要求確定報警距離，利用步驟(2)獲得的參數得到失效測試電容的壽命曲線； (4)利用如下公式獲得最小單元電容個數N以及失效測試電容柵氧上的電應力Vstress 其中talarm是失效測試電容的壽命，t1/N是N個最小單元電容構成的失效測試電容的特徵壽命，A是最小單元電容的面積，B是集成電路埠上器件的柵氧總面積，VDD是集成電路柵氧上的電應力，β是威布爾分布的形狀參數，tmain是集成電路的特徵壽命； (5)根據獲得的電容個數N和失效測試電容柵氧上的電應力Vstress進行ESD失效測試電路的版圖設計； (6)將測試電路版圖集成於集成電路版圖中，在集成電路工作期間，測試電路中的失效測試電容在Vstress的作用下處於加速退化狀態，當失效測試電容失效時，測試電路發出告警信號，預示著集成電路即將失效，實現實時預報的目的。
本發明具有如下優點 (1)當集成電路處於工作狀態時，本發明中的失效測試電容與集成電路處於相同的工作環境，如果集成電路埠的靜電放電應力未完全瀉放，由兩個二極體構成的耦合電路可以將未完全瀉放的靜電應力耦合到失效測試電容上，通過本發明電路的控制可以促使其加速退化，先於集成電路失效，從而實現失效實時預報的目的。
(2)本發明的電路由於採用嵌入集成電路中的方式，與集成電路採用同一工藝製造，不會增加集成電路製造的工藝步驟。
(3)由於本發明的測試電容與集成電路中MOS管的柵極經歷的應力完全一致，所以失效測試電容與MOS管柵極的壽命曲線一致。
圖1是本發明的測試電路原理圖 圖2是本發明的靜電放電失效預測過程圖 圖3是本發明測試過程中的集成電路壽命曲線與失效測試電容曲線關係圖 圖4是本發明的靜電放電失效預報測試電路仿真圖。
具體實施例方式 參照圖1，本發明的測試電路包括四個二極體3，4，5，6，箝位二極體7，兩個失效測試電容8，9，升壓電容10，開關電路11，應力及延遲控制器電路12，應力控制器電路13和比較器14。其中二極體3，4首尾相連組成靜電放電耦合電路，並與集成電路2並行連接到埠的ESD保護電路1之後。電容8，9構成靜電放電失效測試結構。電容8的柵極分別與二極體3，6的負極，電容9的柵極，二極體7的正極以及比較器的輸入端相連。當埠出現正ESD應力時，二極體3將未完全瀉放的正ESD應力耦合到電容8，9的柵極，當埠出現負ESD應力時，二極體4將未完全瀉放的負ESD應力耦合到電容8，9的柵極。箝位二極體7確保電容8，9的柵極上的電壓為正並不超過應力電壓Vstress。應力及延遲控制器電路12的輸入端與電容9的源漏極，二極體4的正極相連。應力及延遲控制器電路12檢測到ESD應力後，產生控制信號並將信號送到應力控制器電路13。二極體5的負極與升壓電容10的一端以及二極體6的正極相連，二極體5的正極接電源，電容10的另一端與開關電路11相連，開關電路的另一端接外部時鐘。應力控制電路13收到信號後，開啟由二極體5、6與開關電路11以及升壓電容10構成的升壓電路，升壓電路將產生的高電壓加載到失效測試電容8、9上，促使其早於集成電路內的MOS結構退化。當測試電容8、9的洩露電流超過0.2mA時，比較器14輸出失效報警信號，預示著集成電即將失效。
參照圖2，本發明的靜電放電失效預測，按如下過程進行 過程一.根據集成電路採用的工藝確定最小單元電容的面積並獲得集成電路埠上器件的柵氧總面積。在正常工作條件下，ESD引起的失效可以認為是柵介質在電場或電壓的作用下發生了退化，所以ESD引起的失效服從柵氧經時擊穿的模型。現代集成電路的柵氧厚度已經減小到3.2nm以下，因此本測試方法採用的柵氧失效模型為V模型 其中MTF是柵氧經時擊穿的中位壽命，C是與材料相關的常數，γ是電加速因子，α是面積加速因子，它與氧化層厚度和柵壓有關，tox是氧化層厚度Ea，是熱激活能，它與溫度和柵壓有關，k是玻爾茲曼常數，T是結溫，Vg是柵氧化層上施加的電壓。
過程二.根據確定的失效模型以及壽命分布函數，利用加速壽命實驗和外推法確定集成電路的特徵壽命和壽命曲線。
柵氧經時擊穿的壽命很長，需要通過加速壽命實驗來獲取柵氧的特徵壽命。其壽命分布服從威布爾分布 式中F(tBD)是累計失效率，tBD是壽命，t1/e是威布爾分布的尺度參數，tp是威布爾分布的位置參數，β是威布爾分布的形狀參數。
加速壽命實驗就是給柵氧施加應力，使柵氧短時間內發生經時擊穿，再通過外推法得到柵氧的壽命。加速壽命實驗中，由於失效測試電容和集成電路的柵氧採用同一柵氧厚度，工作在同一溫度環境下，所以影響柵氧壽命的因素只有柵氧面積和電應力，即外推法的模型只包括面積和電應力兩個因子 MTF＝f(A)g(V)(3) 其中，f(A)為面積加速函數，g(V)為電壓加速函數。根據外推法模型，測試電路相對於集成電路的加速因子為
其中，α是面積加速因子，γ是電加速因子，NA是失效測試電容柵氧的面積，B是集成電路埠上器件的柵氧總面積。
當集成電路所採用的工藝確定後，對面積，溫度，厚度相同的柵氧，給其施加不同的電應力，依據V模型就可以獲得該工藝下的電加速因子γ。對電應力，溫度，厚度相同，面積不同的柵氧，依據V模型就可以獲得該工藝下的面積加速因子α。根據壽命分布函數以及獲得的柵氧特徵壽命就可以獲得t1/e是威布爾分布的尺度參數，tp是威布爾分布的位置參數，β是威布爾分布的形狀參數以及熱激活能Ea。根據得到的上述參數，採用外推法推出正常工作條件下集成電路的特徵壽命，獲得集成電路的壽命曲線，如圖3所示，曲線16為根據外推法得到的集成電路的壽命曲線。
過程三.根據集成電路的要求確定報警距離，並確定失效測試電容的特徵壽命和壽命曲線以及加載在測試電容上的高壓的持續時間。如圖3所示，曲線15為根據報警距離確定的測試電路在電應力下的壽命曲線。
過程四.根據確定的報警距離和失效測試電容的壽命求解失效測試電容的面積以及電應力Vstress。
本測試電路版圖設計中，將兩個失效測試電容轉換為N個並聯的最小單元電容。如果最小單元電容的面積為A，那麼ESD失效測試電容柵氧的面積為NA。假定測試電容柵氧上的電應力為Vstress，集成電路埠上器件的柵氧總面積為B，柵氧上的電應力為VDD，根據威布爾分布函數可以得到面積加速函數 其中talarm是失效測試電容的壽命，t1/N是N個電容組成的失效測試電容的特徵壽命。因為集成電路的市場壽命等於累積失效率為0.1％時的壽命，根據式(2)與式(3)，將面積與電應力的加速因子結合起來有 結合式(1)可以得到 其中tmain是集成電路的特徵壽命，對式(5)與式(7)求解就可以得到電容個數N和電應力Vstress，也就是可以得到失效測試電容的面積和加載在失效測試電容上的電壓應力。
過程五.根據獲得的電容面積以及電應力完成失效測試電容以及升壓電路的設計，並依據集成電路採用的工藝獲得整個測試電路的版圖。
過程六.將測試電路版圖集成於集成電路版圖中。在集成電路工作期間，測試電路中的失效測試電容在電應力Vstress的作用下處於加速退化狀態，當失效測試電容失效時，測試電路發出告警信號，預示著集成電路即將失效，最終實現實時預報的目的，如圖4所示，其中曲線17是所加的應力電壓，曲線18為預報電路失效時輸出的報警信號。
權利要求
1.一種預報集成電路靜電放電失效的測試電路，其特徵在於它包括四個二極體(3，4，5，6)、箝位二極體(7)、兩個失效測試電容(8，9)、升壓電容(10)、開關電路(11)、應力及延遲控制器電路(12)、應力控制器電路(13)和比較器(14)，這些元件均設置在集成電路的埠周圍；該二極體(5，6)與開關電路(11)以及升壓電容(10)連接，構成升壓電路；該應力及延遲控制器電路(12)與第二個失效測試電容(9)、第二個二極體(4)連接，用於檢測靜電放電應力和產生控制信號，並將信號傳輸給應力控制器電路(13)；該比較器(14)與兩個失效測試電容(8，9)和箝位二極體(7)連接，箝位二極體(7)對兩個失效測試電容(8，9)上的電壓進行箝位，當在兩個失效測試電容(8，9)失效時，比較器(14)輸出失效報警信號。
2.根據權利要求1所述的測試電路，其特徵在於兩個失效測試電容(8，9)採用MOS結構，並與集成電路(2)採用同一工藝製造，以完全反應集成電路(2)的狀態。
3.根據權利要求1所述的測試電路，其特徵在於第一個二極體(3)和第二個二極體(4)構成靜電放電耦合電路，將集成電路(2)埠上靜電放電保護電路(1)未完全瀉放的靜電放電應力耦合到失效測試電容(8，9)上，在電源掉電時，其仍然可以工作，並且可以耦合正、負靜電放電應力。
4.根據權利要求1所述的測試電路，其特徵在於應力控制器電路(13)收到應力及延遲控制器電路(12)的控制信號後，開啟升壓電路，產生應力電壓並加載在兩個失效測試電容(8，9)上，促使其加速退化。
5.一種預報集成電路靜電放電失效的方法，包括如下步驟
(1)根據集成電路採用的工藝確定最小單元電容的面積，獲得集成電路的柵氧面積並根據工藝中柵氧的厚度確定柵氧經時擊穿的失效模型；
(2)根據確定的失效模型以及壽命分布函數，利用外推法確定集成電路的特徵壽命，並通過實驗獲得電加速因子γ，氧化層加速因子α，威布爾分布的尺度參數t1/N、威布爾分布的位置參數tp，以及威布爾分布的形狀參數β，依據這些參數，獲得集成電路的特徵壽命曲線；
(3)根據集成電路的功能及要求確定報警距離，利用步驟(2)獲得的參數得到失效測試電容的壽命曲線；
(4)利用如下公式獲得最小單元電容個數N以及失效測試電容柵氧上的電應力Vstress
其中talarm是失效測試電容的壽命，t1/N是N個最小單元電容構成的失效測試電容的特徵壽命，A是最小單元電容的面積，B是集成電路埠上器件的柵氧總面積，VDD是集成電路柵氧上的電應力，β是威布爾分布的形狀參數，tmain是集成電路的特徵壽命；
(5)根據獲得的電容個數N和失效測試電容柵氧上的電應力Vstress進行ESD失效測試電路的版圖設計；
(6)將測試電路版圖集成於集成電路版圖中，在集成電路工作期間，測試電路中的失效測試電容在Vstress的作用下處於加速退化狀態，當失效測試電容失效時，測試電路發出告警信號。
全文摘要
本發明公開了一種預報集成電路靜電放電失效的測試電路及預測方法。其利用失效測試電容(8，9)在ESD應力作用下的退化衡量集成電路中MOS器件在ESD應力下的衰退；利用二極體(3，4)組成的靜電放電應力耦合電路將ESD保護電路未瀉放掉的ESD應力耦合到失效測試電容(8，9)上；同時，應力及延遲控制器電路檢測到ESD應力後產生控制信號並傳輸給應力控制電路(12)，開啟由二極體(5，6)，開關電路(11)以及升壓電容(10)構成升壓電路並產生高應力電壓，使失效測試電容(8，9)加速衰退，如果失效測試電容(8，9)失效，比較器(14)將輸出一個失效信號，預示著集成電路即將實效，實現實時預報。本發明可用於對集成電路靜電放電失效的預報。
文檔編號G01R31/28GK101762781SQ201010013579
公開日2010年6月30日 申請日期2010年1月8日 優先權日2010年1月8日
發明者莊奕琪, 辛維平, 李小明 申請人:西安西電科大射頻集成電路有限責任公司