一種自適應速率配置方法及網元與流程
2023-05-29 03:13:36
本發明涉及通信技術領域,尤其涉及一種自適應速率配置方法及網元。
背景技術:
在通信系統中,不同網元之間,很多採用乙太網傳輸通信信號,在不同的應用場景中,有不同的乙太網帶寬,為便於通信系統靈活組網傳輸,要求通信系統網元可適應不同帶寬,這樣不僅組網靈活,亦可削減組網成本。
傳統通信系統乙太網設計中,一般是使用不同的硬體實體分別支持不同帶寬,例如需要網元支持10M、100M及1000M傳輸速率時,則需要在網元內部設置三套硬體實體,分別支持10M、100M及1000M的傳輸速率。
這種傳統的做法勢必會造成佔用過多資源,因為不同硬體實體之間僅僅是存在著傳輸速率的不同,而其它處理都是相同的,因而造成資源冗餘,且不夠靈活。
技術實現要素:
本發明提供一種自適應速率配置方法及網元,用以實現在一套硬體實體中實現多種速率的切換,從而減少硬體實體的開銷。
第一方面,本發明實施例提供一種自適應速率配置方法,包括:
網元的處理單元檢測所述網元的物理層晶片的傳輸狀態,所述物理層晶片用於與其他網元協商傳輸速率;
所述處理單元在所述傳輸狀態發生變化後,獲取所述物理層晶片的協商速率,並將所述協商速率配置給所述網元的各網絡接口,使各網絡接口更新傳輸速率,所述網絡接口支持多種傳輸速率。
可選地,所述網元還包括數據傳輸單元,所述處理單元通過所述數據傳輸單元與所述物理層晶片連接;
所述處理單元將所述協商速率配置給所述網元的各網絡接口,包括:
所述處理單元將所述協商速率配置給自身的網絡接口;
所述處理單元將所述協商速率配置給所述數據傳輸單元,所述數據傳輸單元將所述協商速率配置給自身的網絡接口。
可選地,所述處理單元包括與所述數據傳輸單元連接的第一網絡接口、檢測單元和第一配置單元,所述數據傳輸單元包括第二配置單元、與所述處理單元連接的第二網絡接口、與所述物理層晶片連接的第三網絡接口,所述檢測單元分別與所述第一網絡接口及所述第一配置單元連接,所述第一配置單元與所述第二配置單元連接,所述第二配置單元分別與所述第二網絡接口和所述第三網絡接口連接,所述第二網絡接口和所述第三網絡接口連接;
所述處理單元檢測所述網元的物理層晶片的傳輸狀態,包括:所述處理單元的所述檢測單元檢測所述網元的物理層晶片的傳輸狀態;
所述處理單元將所述協商速率配置給自身的網絡接口,包括:所述處理單元的所述檢測單元將所述協商速率配置給所述第一網絡接口;
所述數據傳輸單元將所述協商速率配置給自身的網絡接口,包括:所述第二配置單元接收所述第一配置單元發送的所述協商速率,並將所述協商速率配置給所述第二網絡接口和所述第三網絡接口,所述第一配置單元的所述協商速率來自所述檢測單元。
可選地,所述處理單元為MCU或FPGA。
可選地,所述處理單元為FPGA;所述FPGA內的網絡接口的第一側為125M時鐘GMII接口,所述網絡接口的第二側為125M/25M/2.5M輸出時鐘可選的RGMII/MII接口,所述網絡接口的第一側用於對所述網元內部收發信號,所述網絡接口的第二側用於對網元外部收發信號;
所述協商速率為1000M,所述處理單元配置所述GMII接口為1個時鐘傳輸1個數據;或者所述協商速率為100M,所述處理單元配置所述GMII接口為10個時鐘傳輸1個數據;所述協商速率為10M,所述處理單元配置所述GMII接口為100個時鐘傳輸1個數據。可選地,所述網絡接口的第二側為125M輸出時鐘,所述第二側的網絡接口為RGMII接口;或者
所述網絡接口的第二側為25M或2.5M輸出時鐘,所述第二側的網絡接口為MII接口。
可選地,所述處理單元為MCU;所述MCU內的網絡接口由所述MCU內部網絡接口硬核構成。
第二方面,本發明實施例提供一種網元,包括處理單元及物理層晶片,所述物理層晶片用於與其他網元協商傳輸速率;
所述處理單元,用於檢測所述物理層晶片的傳輸狀態,在所述傳輸狀態發生變化後,獲取所述物理層晶片的協商速率,並將所述協商速率配置給所述網元的各網絡接口,使各網絡接口更新傳輸速率,所述網絡接口支持多種傳輸速率。
可選地,所述網元還包括數據傳輸單元,所述處理單元通過所述數據傳輸單元與所述物理層晶片連接;
所述處理單元,具體用於將所述協商速率配置給自身的網絡接口;將所述協商速率配置給所述數據傳輸單元;
所述數據傳輸單元用於將所述協商速率配置給自身的網絡接口。
可選地,所述處理單元包括與所述數據傳輸單元連接的第一網絡接口、檢測單元和第一配置單元,所述數據傳輸單元包括第二配置單元、與所述處理單元連接的第二網絡接口、與所述物理層晶片連接的第三網絡接口,所述檢測單元分別與所述第一網絡接口及所述第一配置單元連接,所述第一配置單元與所述第二配置單元連接,所述第二配置單元分別與所述第二網絡接口和所述第三網絡接口連接,所述第二網絡接口和所述第三網絡接口連接;
所述檢測單元用於檢測所述物理層晶片的傳輸狀態,以及將所述協商速率配置給所述第一網絡接口;
所述第一配置單元用戶接受所述檢測單元發送的所述協商速率,並發送給所述第二配置單元;
所述第二配置單元接收所述第一配置單元發送的所述協商速率,並將所述協商速率配置給所述第二網絡接口和所述第三網絡接口。
可選地,所述處理單元為微控制單元MCU或現場可編程門陣列FPGA。
可選地,所述處理單元為FPGA;所述FPGA內的網絡接口的第一側為125M時鐘GMII接口,所述網絡接口的第二側為125M/25M/2.5M輸出時鐘可選的RGMII/MII接口,所述網絡接口的第一側用於對所述網元內部收發信號,所述網絡接口的第二側用於對網元外部收發信號;
所述協商速率為1000M,所述處理單元配置所述GMII接口為1個時鐘傳輸1個數據;或者所述協商速率為100M,所述處理單元配置所述GMII接口為10個時鐘傳輸1個數據;所述協商速率為10M,所述處理單元配置所述GMII接口為100個時鐘傳輸1個數據。
可選地,所述網絡接口的第二側為125M輸出時鐘,所述第二側的網絡接口為RGMII接口;或者所述網絡接口的第二側為25M或2.5M輸出時鐘,所述第二側的網絡接口為MII接口。
可選地,所述處理單元為MCU;所述MCU內的網絡接口由所述MCU內部網絡接口硬核構成。
本發明實施例,網元檢測到物理層晶片與其它網元自協商後的協商速率,則將協商速率配置給所述網元的網絡接口,且網絡接口支持多種傳輸速率,本發明實施例中,網絡接口支持多種傳輸速率之間的切換,因而本發明實施例網元內只需要一套硬體實體,即可使用多種傳輸速率,因而更加節約硬體資源。
附圖說明
為了更清楚地說明本發明實施例中的技術方案,下面將對實施例描述中所需要使用的附圖作簡要介紹,顯而易見地,下面描述中的附圖僅僅是本發明的一些實施例,對於本領域的普通技術人員來講,在不付出創造性勞動性的前提下,還可以根據這些附圖獲得其他的附圖。
圖1為本發明實施例提供的網元結構示意圖;
圖2為本發明實施例提供的自適應速率配置方法流程圖;
圖3為本發明實施例提供的網元結構示意圖;
圖4為本發明實施例提供的網元結構示意圖;
圖5為本發明實施例提供的網元結構示意圖;
圖6為本發明實施例提供的網絡接口示意圖。
具體實施方式
為了使本發明的目的、技術方案和優點更加清楚,下面將結合附圖對本發明作進一步地詳細描述,顯然,所描述的實施例僅僅是本發明一部分實施例,而不是全部的實施例。基於本發明中的實施例,本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其它實施例,都屬於本發明保護的範圍。
如圖1所示,為本發明實施例提供的網元結構示意圖,網元包括處理單元和物理層晶片,其中,所述處理單元可以是微控制單元(Microcontroller Unit,MCU)或現場可編程門陣列(Field Programmable Gate Array,FPGA);物理層晶片可與其他網元的物理層晶片進行速率協商,得到自適應速率,並對物理層晶片進行速率配置,本發明實施例中的物理層晶片支持10M、100M及1000M傳輸速率,並且物理層晶片可通過電接口或光接口與對端連接,以及處理單元可通過管理數據輸入輸出(Management Data Input/Output,MDIO)與物理層晶片連接。
下面結合說明書附圖對本發明實施例作進一步詳細描述。
如圖2所示,為本發明實施例提供的自適應速率配置方法,包括:
步驟201、網元的處理單元檢測所述網元的物理層晶片的傳輸狀態,所述物理層晶片用於與其他網元協商傳輸速率;
步驟202、處理單元在傳輸狀態發生變化後,獲取物理層晶片的協商速率,並將協商速率配置給網元的各網絡接口,使各網絡接口更新傳輸速率,所述網絡接口支持多種傳輸速率。
參考圖3,為發明實施例提供的網元結構示意圖,其中,處理單元內部包含第一網絡接口,所述第一網絡接口與所述物理層晶片的網絡接口連接,用於實現數據的傳輸。
上述步驟201中,網元的處理單元檢測網元的物理層晶片的傳輸狀態,具體地,處理單元循環檢測物理層晶片的狀態,當狀態發生變化則跳轉至步驟202,否則一直循環檢測。該步驟的一個優選實施例為啟動一周期定時器,定時掃描物理層晶片埠的狀態變化。
在上述步驟202中,處理單元將檢測到的物理層晶片的協商速率配置給所述處理單元的所述第一網絡接口。
如圖4所示,本發明實施例還提供一種網元,所述網元包含處理單元,數據傳輸單元及物理層晶片,所述處理單元通過所述數據傳輸單元與所述物理層晶片連接;可選地,所述處理單元為MCU,所述數據傳輸單元為FPGA;或者所述處理單元為FPGA,所述數據傳輸單元為MCU。
因此,處理單元將獲取的協商速率配置給自身的網絡接口;以及將協商速率配置給數據傳輸單元,由數據傳輸單元將協商速率配置給自身的網絡接口。
如圖5所示,為本發明實施例提供的網元結構示意圖,網元包括處理單元、數據傳輸單元和物理層晶片,其中,處理單元包括與數據傳輸單元連接的第一網絡接口、檢測單元和第一配置單元,數據傳輸單元包括第二配置單元、與處理單元連接的第二網絡接口、與物理層晶片連接的第三網絡接口,檢測單元分別與第一網絡接口及第一配置單元連接,第一配置單元與第二配置單元連接,第二配置單元分別與第二網絡接口和第三網絡接口連接,所述第二網絡接口和所述第三網絡接口連接。
檢測單元檢測物理層晶片的傳輸狀態,並將獲取到的協商速率配置給第一網絡接口,以及將獲取到的協商速率發送給第一配置單元。
第一配置單元將接收到的協商速率發送給第二配置單元。
第二配置單元接收第一配置單元發送的協商速率,並將協商速率配置給第二網絡接口和第三網絡接口。
本發明實施例中,當處理單元或者數據傳輸單元是MCU時,則MCU內的網絡接口可由MCU內部網絡接口硬核構成,此時,通過配置MCU網絡接口相應寄存器即可實現不同速率切換。
例如,參考圖5,當處理單元為MCU時,則第一網絡接口可由MCU內部網絡接口硬核構成;當數據傳輸單元為MCU時,則第二網絡接口和第三網絡接口可由MCU內部網絡接口硬核構成。
當處理單元或者數據傳輸單元是FPGA時,網絡接口可利用Verilog硬體語言實現網絡接口轉換。此時FPGA內的網絡接口如圖6所示,其中,圖6為本發明實施例提供的FPGA網絡接口示意圖,圖6所示的網絡接口包含第一側和第二側,其中,網絡接口的第一側用於對網元內部收發信號,網絡接口的第二側用於對網元外部收發信號。
並且,網絡接口的第一側為125M時鐘GMII(Gigabit Medium Independent,千兆媒體獨立接口)接口,當協商速率為1000M,處理單元配置GMII接口為1個時鐘傳輸1個數據,當協商速率為100M,處理單元配置GMII接口為10個時鐘傳輸1個數據,當協商速率為10M,處理單元配置GMII接口為100個時鐘傳輸1個數據,對於GMII接口的接收和發送,都按該方式進行配置。
網絡接口的第二側為125M/25M/2.5M輸出時鐘可選的RGMII(Reduced Gigabit Media Independent Interface,精簡吉比特介質獨立接口)/MII(Media Independent Interface,介質無關接口)接口。當網絡接口的第二側為125M輸出時鐘時,第二側的網絡接口為RGMII接口;當網絡接口的第二側為25M或2.5M輸出時鐘,第二側的網絡接口為MII接口。
例如,參考圖5,當處理單元為FPGA時,則第一網絡接口結構如圖6所示;當數據傳輸單元為FPGA時,則第二網絡接口和第三網絡接口結構如圖6所示。
當然,在實際應用中,還有一種可選地實施方式為:對於圖5所示任意一個網絡接口,不管其是MCU的網絡接口,還是FPGA的網絡接口,都可以使用如圖6所述的網絡接口。本發明實施例對此不做限制。
本發明實施例中的各網絡接口支持多種傳輸速率,且支持速率的切換,相較於現有技術中使用多個網絡接口,每個網絡接口只能使用一種固定的傳輸速率的方式,本發明實施例能夠實現減少硬體開銷,從而節約成本。
本發明是參照根據本發明實施例的方法、設備(系統)、和電腦程式產品的流程圖和/或方框圖來描述的。應理解可由電腦程式指令實現流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結合。可提供這些電腦程式指令到通用計算機、專用計算機、嵌入式處理機或其他可編程數據處理設備的處理器以產生一個機器,使得通過計算機或其他可編程數據處理設備的處理器執行的指令產生用於實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。
這些電腦程式指令也可存儲在能引導計算機或其他可編程數據處理設備以特定方式工作的計算機可讀存儲器中,使得存儲在該計算機可讀存儲器中的指令產生包括指令裝置的製造品,該指令裝置實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。
這些電腦程式指令也可裝載到計算機或其他可編程數據處理設備上,使得在計算機或其他可編程設備上執行一系列操作步驟以產生計算機實現的處理,從而在計算機或其他可編程設備上執行的指令提供用於實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的步驟。
儘管已描述了本發明的優選實施例,但本領域內的技術人員一旦得知了基本創造性概念,則可對這些實施例做出另外的變更和修改。所以,所附權利要求意欲解釋為包括優選實施例以及落入本發明範圍的所有變更和修改。
顯然,本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣,倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內,則本發明也意圖包含這些改動和變型在內。