實時數據壓縮器的製作方法

2023-05-29 03:16:36 1

專利名稱：實時數據壓縮器的製作方法
技術領域：
本實用新型涉及信息處理領域，具體為一種實時數據壓縮器。
技術背景 實時資料庫廣泛應用於電力、電信、鋼鐵、石油化工、裝備製造等領域，主要用於存儲工業生產過程中測量點數據(包括點ID、值、時間戳、點狀態)，負責實時數據(當前測量點值)的讀寫和歷史數據(過去的值)讀取，是一種時序數據，它的主要特點是短時間內數據值相差不大。對於大容量數據的實時壓縮技術，由於數據量大且壓縮算法複雜，需要硬體配合來提升算法運算速度。目前最廣為採用的硬體實現方法包括(I)多 FPGA 的方案即通過多個FPGA (Field Programmable Gate Array,現場可編程門陣列)並行地對數據進行處理，該設計的好處是能夠較好的滿足數據壓縮算法要求，同時存在如下一些弊端a)成本居高不下。在很多特殊應用場合,如衛星遙感、高空攝影等,需要採用宇航級或軍品級器件，而這一層次的FPGA的價格遠遠高於DSP (Digital Signal Processor,數位訊號處理器)。建立在多FPGA結構體系上的硬體系統，其成本難以降低；b)單粒子翻轉效應。當高能帶電粒子產生的重離子通過微電子器件時，容易產生電離，發生單粒子翻轉效應，其導致的系統邏輯狀態混亂，可能產生嚴重後果。多FPGA設計中，計算分解為FPGA內部大量基本邏輯門的運算。在空間環境中，這種結構加重了產生的邏輯門翻轉效應的可能。(2)基於 ASIC (Application Specific Intergrated Circuits,專用集成電路)專用晶片的方案。在小波數據壓縮方面，主要有AD公司生成的ADV系列晶片，如ADV611/ADV612，ADV202等，如ADV202採用JPEG2000壓縮算法，支持最高6級的9/7和5/3小波變換，內部包含一個專用的小波引擎，3個嫡編碼器，一個片內存儲系統和一個嵌入式RISC處理器，在可逆模式下，ADV202能以40M byte/秒的速度處理數據，如果用於不可逆模式，採樣速度可達65Mbyte/秒，滿足PAL/NTSC等多種視頻要求。從對ADV202的使用來看，附以相應的外部RAM和外圍接口，能獲得良好的數據質量和滿足要求的運算速度。ADV202的缺陷是a)只有專業級晶片，沒有軍品級和宇航級，可靠性方面存在隱患；b)在惡劣的環境中，ADV202的抗輻照性能和抗單粒子翻轉能力都不能提供有力的保證；c)專業級晶片在嚴格的應用場合，使用前需要進行篩選，目前國內尚沒有此篩選能力。而依託國外進行篩選，有器件封鎖、保密等諸多方面的考慮；d)自行研製出具有相當性能指標並能滿足宇航要求的ASIC設計周期長，造價昂貴且風險聞，成本也非常聞。

實用新型內容本實用新型所解決的技術問題在於提供一種實時數據壓縮器，以解決上述背景技術中提出的問題。本實用新型所解決的技術問題採用以下技術方案來實現實時數據壓縮器，包括基於多個DSP並行結構的數據壓縮處理單元和基於FPGA的設備管理單元；多個DSP以菊花鏈方式串接在一起形成一個JTAG仿真鏈，所述DSP與FPGA之間通過HPI接口、GPIO接口和McBSP串口相連，所述FPGA上連接有JTAG接口仿真器和FLASH程序存儲單元，所述FPGA的數據輸入端通過相連的LVDS接口單元接收數據。所述FPGA還連接有多片外部數據緩存單元。與現有技術相比，本實用新型的有益效果是本實用新型基於多DSP並行處理結構對大容量數據實時壓縮；其具有如下優點a) DSP在數字數據處理領域具有優勢；b) DSP在數據壓縮算法實現過程中具有獨特的優勢；c) DSP具有高性能的並行處理能力；d) DSP成本相對FPGA較低。該壓縮器具有數據處理能力強、並行性能好、可靠性高、易於擴展的優點，可以廣泛應用於實時數據壓縮場合，特別是應用於衛星遙感、高空攝影等圖像輸入碼速率高以及對重建圖像質量、設備可靠性等方面有特殊要求的場合。

圖I是本實用新型的總體結構框圖。圖2是本實用新型的McBSP結構框圖。圖3是本實用新型的數據輸出接口電路時序圖。圖4是本實用新型的數據輸出接口電路。圖5是本實用新型的多DSP的菊花鏈方式JTAG接口電路。
具體實施方式
為了使本實用新型的實現技術手段、創作特徵、達成目的與功效易於明白了解，下面結合具體圖示，進一步闡述本實用新型。如圖I中所示，本實用新型實時數據壓縮器是基於多DSP並行處理結構對大容量數據實時壓縮。η路串行CO)數據通過LVDS (Low Voltage Differential Signaling低壓差分信號)接口多路並行進入FPGA進行時序轉換，多個並行的DSP分別通過兩個串口以EDMA(Extend Direct Memory Access擴展的直接存儲器訪問)方式從FPGA讀取兩路相機數據並緩存、壓縮編碼，整個數據壓縮系統需要(int) ((η+1)/2)個DSP並行處理。壓縮後碼流數據通過串口輸出到FPGA，FPGA重新緩存、組幀、時序轉換後輸出。本實用新型控制器件FPGA完成數據流的管理和對各個DSP的管理，相機輸出的數據並行進入數據壓縮機的各DSP，FPGA基本不做處理。各DSP壓縮後的碼流並行輸出到FPGA, FPGA做並串轉換後串行輸出，因此各DSP之間基本沒有耦合。[0030]FPGA 與 DSP 的連接有三種方式HPI (Host Port Interface 主機口)、GPIO(General Purpose Input/Output 通用輸入 / 輸出外設)和 McBSP (Multi-channelBuffered Serial Port多通道緩衝串口)，其中HPI用於FPGA對DSP的程序引導，GPIO用於FPGA對DSP的遙控接口，McBSP用於FPGA與DSP之間的數據傳輸，包括數據輸入和壓縮後碼流數據輸出。高速實時壓縮不僅要求處理器有 高速處理能力，還要求數據接口有高速傳輸能力。本實用新型中所涉及的數據接口主要有數據輸入接口、FPGA和DSP的數據交換接口、壓縮或復用數據輸出接口。(I)高速LVDS相機數據輸入接口所述LVDS接口實現多路並行數據輸入，每路信號為LVDS差分信號。四線制LVDS同步通信接口，串行同步方式數據傳輸時，像元高位在前、低位在後。(2) EDMA方式多通道緩衝串口EDMA是DSP中用於快速數據交換的重要技術，具有獨立於CPU的後臺批量數據傳輸的能力，能夠滿足實時數據處理中高速數據傳輸的要求。在本實用新型中，FPGA與DSP數據傳輸主要通過串口，每個DSP使用串口 O和串口 2兩個數據通道和FPGA相連。DSP的McBSP是在標準串口的基礎上發展而來的，McBSP的基本功能包括全雙工串行通信；雙緩衝數據寄存器，允許連續的數據流；收發獨立的幀同步和時鐘信號；數據傳輸可以利用外部時鐘或片內的可編程時鐘；當利用DMA (Direct Memory Access直接存儲器訪問)為McBSP服務時，串口數據讀寫具有自動緩衝的能力。如圖2所示是McBSP結構框圖。DX管腳負責數據的發送，DR管腳負責信號的接收，另外有4個管腳提供接口的控制信號(時鐘和幀同步)。每個McBSP在內部可以分為I個數據通道和I個控制通道。DSP通過片內外設總線訪問串口的犯位數據/控制寄存器，進而實現與McBSP間的通信與控制。在本實用新型中，每個DSP使用串口 O和串口 2兩個數據通道，CLKS外的6個管腳都連接到FPGA。數據通道完成數據的發送和接收。CPU或EDMA控制器向數據發送寄存器DXR寫入待發送的數據，從數據接收寄存器DRR讀取接收到的數據。寫入DXR的數據通過發送移位寄存器XSR移位輸出至DX管腳。同樣，DR管腳上接收到的數據先移位進入接收轉移寄存器RSR，然後被複製到接收緩衝寄存器RBR中，RBR再將數據複製到DRR中，最後等候CPU或DMA控制器將數據讀走。這種多級緩衝結構使片內的數據讀寫和外部的數據通信可以同時進行。圖3是數據輸出接口電路時序圖。輸出信號電平為+3. 3VCM0S信號，在DSP選擇其中一個數據通道進行數據傳輸時，在當前的時鐘脈衝開始時傳輸有效的數據。圖4是數據輸出接口電路，上述的多級緩衝可通過輸入輸出端的緩衝器BUFFER實現，即對DSP實現壓縮後的輸出信號和輸入到FPGA中實現控制的信號分別通過兩級緩衝器實現緩衝。圖5是多DSP的菊花鏈方式JTAG接口電路。所述JTAG接口包括測試時鐘、測試數據輸入和輸出、測試模式選擇、測試接口復位、EMU[11 0]共17個引腳。其中TMS，TD0，TDI，TCK, EMU[II 0]引腳均有內部上拉電阻30kΩ，TRST引腳有內部下拉電阻30kΩ，EMU[II 0]引腳用於選擇DSP的操作模式為邊界掃描方式還是仿真方式。在本實用新型中需要利用DSP的JTAG接口進行硬體仿真，採用的仿真器是TI提供的XDS510系列仿真器。為了 DSP應用軟體調試方便，將多DSP以菊花鏈方式串接在一起形成一個JTAG仿真鏈。本設計中將多DSP的各JTAG引腳連接到FPGA，FPGA同時連接到JTAG仿真器的引腳，菊花鏈在FPGA內部編程實現。該結構使系統可以方便地向任意一個或多個DSP下載程序，進行仿真測試。本實用新型中基於FPGA的多DSP程序引導方法屬於主機引導，該方法尤其適合以PFGA作為主機的多DSP並行系統。系統通過FPGA對多個DSP晶片進行初始配置，並加載DSP工作時所需要的程序，這種配置和加載是通過DSP的HPI接口來實現的。配置和加載所需要的程序事先放置在FPGA的片外FLASH中，由PC機發起實現。PC機通過區域網口LAN或串口 RS232將程序寫到FPGA的RAM中，再 由FPGA將程序寫入片外FLASH。設計中採用HPI接口作為上電引導接口，在Host Boot模式下，DSP外部的復位信號由低變高后，DSP內部進入暫停狀態，此時外部的Host通過DSP的HPI接口初始化DSP的存儲器空間、內部配置寄存器、配置外圍設備等。當Host完成需要的初始配置後，Host必須設置HPIC寄存器的DSPINT域來完成引導過程。啟動過程是通過FPGA對DSP的HPI 口寫入來實現的，設計中DSP沒有外掛Flash，啟動代碼和執行程序都是在FPGA的片外Flash中統一存儲，便於軟體版本管理和更新。藉助多個DSP處理器並建立合理的並行體系實現數據的並行壓縮。通過分配並行任務，調整數據結構，平均分配功能單元，利用彙編語言的靈活性合理編排指令，實現對數據壓縮任務的DSP並行處理，從而減少任務的執行時間，達到實時性的要求。由於DSP軟體的全部加固設計消耗的資源比較大，而且還會造成性能的下降，因此需要選擇關鍵部分進行設計加固。設計中以預防為主、附以有效的檢錯措施，並結合靈活的外部監控模塊，具體措施如下(I)採用簡單有效的「三倍冗餘」設計方法保護長時間存在的關鍵變量。(2)採用加法運算，對整個存儲區的程序按照16位無符號數進行求和，結果作為校驗數來檢驗程序區是否發生單粒子翻轉，如果發現程序存儲區出現錯誤，就通過外部監控模塊對DSP程序進行重新引導。(3)適時清空程序Cache和控制寄存器，減少單粒子翻轉發生的概率。(4)將FPGA作為系統的監控模塊，它根據DSP給出的狀態信號(通用GPI0)判斷DSP是否異常，如果某個DSP出現故障，系統監控模塊將對該DSP進行復位和重新引導，DSP的程序採用一定的加固措施存儲在非易失大容量存儲器中。輻射效應對FPGA造成的影響有的是永久的，如總劑量效應、單粒子燒毀、位移損傷；有的是能夠恢復的，如單粒子翻轉、單粒子功能中斷、單粒子瞬態脈衝。單粒子門鎖造成的影響既可以是永久的，也可以是可恢復的，只要處理得當可以減少造成永久損傷的概率。採取的主要防護措施如下(I)整體屏蔽減少輻射。(2)採用冗餘設計。(3)減少使用Half-latch。(4)採用餘數判斷法檢測法、奇偶校驗等對關鍵運算結果進行檢驗。以上顯示和描述了本實用新型的基本原理和主要特徵和本實用新型的優點。本行業的技術人員應該了解，本實用新型不受上述實施例的限制，上述實施例和說明書中描述的只是說明本實用新型的原理，在不脫離本實用新型精神和範圍的前提下，本實用新型還會有各種變化和改進，這些變化和改進都落入要求保護的本實用新型範圍內。本實用新型的要求保護範圍由所附的權利要求書及其等效物界定。
權利要求1.實時數據壓縮器，其特徵在於包括基於多個DSP並行結構的數據壓縮處理單元和基於FPGA的設備管理單元；多個DSP以菊花鏈方式串接在一起形成一個JTAG仿真鏈，所述DSP與FPGA之間通過HPI接口、GPIO接口和McBSP串口相連，所述FPGA上連接有JTAG接口仿真器和FLASH程序存儲單元，所述FPGA的數據輸入端通過相連的LVDS接口單元接收數據。
2.根據權利要求I所述的實時數據壓縮器，其特徵在於所述FPGA還連接有多片外部數據緩存單元。
專利摘要實時數據壓縮器，包括基於多個DSP並行結構的數據壓縮處理單元和基於FPGA的設備管理單元；多個DSP以菊花鏈方式串接在一起形成一個JTAG仿真鏈，所述DSP與FPGA之間通過HPI接口、GPIO接口和McBSP串口相連，所述FPGA上連接有JTAG接口仿真器和FLASH程序存儲單元，所述FPGA的數據輸入端通過相連的LVDS接口單元接收數據。該壓縮器具有數據處理能力強、並行性能好、可靠性高、易於擴展的優點，可以廣泛應用於實時數據壓縮場合，特別是應用於衛星遙感、高空攝影等圖像輸入碼速率高以及對重建圖像質量、設備可靠性等方面有特殊要求的場合。
文檔編號H03M7/30GK202798677SQ20122042728
公開日2013年3月13日 申請日期2012年8月27日 優先權日2012年8月27日
發明者劉有志, 唐新華, 羅文理, 李志金, 諶志東, 劉克勤 申請人:湖南大唐先一科技有限公司