用於自動化測試系統的基於邊緣發生器的鎖相環參考時鐘發生器的製作方法

2023-05-29 03:16:27 1

半導體裝置在其製造期間通常被測試多次。自動測試設備，也稱「測試器」，用於生成刺激受測裝置(DUT)的測試信號，並且用於測量響應。測試器通過將由小心地控制的測試模式誘發的響應與預期響應進行比較，確定DUT是否正確工作。為了全面測試DUT，測試器應生成和測量諸如那些DUT運行環境中可能發現的信號。

目前，自動測試設備必須生成數位訊號和模擬信號兩者。因此，測試設備通常被製造為包含多個儀器。每個儀器執行特定功能，諸如生成高速數位訊號或產生具有某編程特性的模擬波形。在測試器中，安裝多個儀器以提供測試特定裝置所需的模擬信號和數位訊號的組合。創建提供單獨測試功能的儀器提供了靈活的方式來創建這樣一種測試系統，其可生成和測量對幾乎所有半導體裝置進行測試所需的一組測試信號。

通常，能可靠地扇出至測試系統中的許多儀器的參考時鐘頻率存在實際限制，這可能是不期望的。每個儀器可從較低頻率時鐘生成它自己的參考時鐘。

一個已知的參考時鐘發生器使用直接數字合成(DDS)，DDS是一種用來生成周期信號的技術。DDS時鐘發生器可生成具有可編程但低頻率的周期信號。該周期信號可輸入到鎖相環(PLL)中，PLL用作生成較高頻率參考時鐘的倍頻器。

基於DDS的參考時鐘發生器可將表示周期信號的周期的樣本存儲在存儲器中。在較低頻率時鐘的每個周期期間，基於DDS的參考時鐘發生器可使將地址提供到存儲器的計時器(或相位累加器)遞增。遞增越大，基於DDS的參考時鐘發生器可越快地單步通過存儲器中存儲的周期的值，並且可饋送到PLL中的輸出頻率越高。

基於DDS的參考時鐘發生器可包括定頻參考時鐘、頻率控制寄存器、數字控制振蕩器、數字-模擬轉換器(DAC)、低通濾波器和限幅放大器(限幅器)。

技術實現要素：

一些方面包括一種周期信號生成電路，用於生成可編程頻率的周期信號。該周期信號生成電路可包括鎖相環、可編程延遲脈衝發生器電路和調整電路。鎖相環可包括可控制振蕩器和比較器。可控制振蕩器可包括可控制振蕩器輸出端和控制輸入端。可控制振蕩器可被配置為以所述控制輸入端處的控制信號所控制的頻率在可控制振蕩器輸出端處產生周期信號。比較器可包括第一輸入端和第二輸入端、以及比較器輸出端。比較器可被配置為在比較器輸出端處產生信號，這個信號可表示第一輸入端處的第一信號與第二輸入端處的第二信號之間的相位特性差異。比較器輸出端可耦接到可控制振蕩器的控制輸入端。可控制振蕩器輸出端可耦接到第二比較器輸入端。可編程延遲脈衝發生器電路可包括延遲控制輸入端和輸出端。可編程延遲脈衝發生器電路的輸出端可耦接到比較器的第一輸入端。可編程延遲脈衝發生器電路可被配置為，在參考信號轉變後，經歷可編程延遲，在可編程延遲脈衝發生器電路的輸出端處輸出脈衝。調整電路可針對該第一信號的多個周期中的每個周期來計算可編程延遲值。

另外方面包括一種生成編程頻率的周期信號的方法。該方法可包括：生成輸出信號；通過對輸出信號分頻以產生反饋信號；產生參考信號；並且將反饋信號與參考信號比較，生成頻率控制信號。輸出信號可包括可響應於頻率控制信號而受到控制的受控頻率。產生參考信號可包括控制參考信號中的多個脈衝中的每個脈衝的定時，使得輸出信號的受控頻率可對應於編程頻率。

另外方面包括一種被配置用於生成可編程頻率的周期信號的自動測試系統。該自動測試系統可包括：具有某周期的時鐘；耦接到時鐘的邊緣發生器；鎖相環；以及延遲調整電路。邊緣發生器可包括邊緣發生器輸出端、使能輸入端和延遲輸入端。在使能輸入端針對其而被生效的時鐘的每個周期中，邊緣發生器可以相對於該時鐘的邊緣的延遲在邊緣發生器輸出端處產生信號，該延遲由延遲輸入端處的值指定。鎖相環可包括參考輸入端和鎖相環輸出端，該鎖相環輸出端被配置為提供可編程頻率的周期信號。參考輸入端可耦接到邊緣發生器輸出端。該延遲調整電路可包括被耦接到邊緣發生器的延遲輸入端的延遲調整電路輸出端、以及可針對所述時鐘的每一周期將值以編程量增加的累加器。當累加值超過該時鐘的周期時，該延遲調整電路可抑制被耦接到邊緣發生器的使能輸入端的使能信號，並且可滾計累加值。

上述為由所附權利要求書限定的本發明的非限制性內容。

附圖說明

本專利申請的各種方面和實施例將結合以下附圖描述。應當理解，附圖未必按比例繪製。多個附圖中示出的項目在其出現的所有附圖中以相同的參考標號表示。

圖1為自動測試系統的框圖；

圖2為示出根據一些實施例的可編程延遲脈衝發生器的操作的時序圖；

圖3為示出根據一些實施例的Δ-Σ調製的時序圖；

圖4為根據一些實施例的PLL參考時鐘發生器的框圖；

圖5為根據一些實施例的參考時鐘的框圖；

圖6為根據一些實施例的參考時鐘發生器的框圖；

圖7為根據一些實施例的參考時鐘發生器的框圖；並且

圖8為根據一些實施例的生成PLL參考時鐘的方法的流程圖。

具體實施方式

本發明人已認識到並了解到，使用基於可編程延遲脈衝發生器的參考時鐘發生器，可減小自動測試系統的尺寸和功耗。可編程延遲脈衝發生器可使用可能會存在於測試系統中的一個或多個定時發生器電路來實現，以進一步減小這種參考時鐘發生器的尺寸和功耗。

具體來說，使用DDS的參考時鐘發生器可能很大而且耗電高。尺寸大的原因可能在於所需部件較多，諸如數字-模擬轉換器(DAC)、低通濾波器和限幅器。在具有多個定時發生器通道的測試系統中，參考時鐘發生器的尺寸和功耗可具有甚至更顯著的影響，在這種測試系統中，可能需要不同頻率的參考時鐘。

本發明人已認識到並了解到，使用可編程延遲脈衝發生器(這可以是使用邊緣發生器)提供低頻周期信號可以需要更少和更小的部件，從而使電路縮小(可能減小10倍或更多)，而且耗電減少。本發明人已認識到並了解到，此方法可實現這些改進，而不降低準確度。因此，相比提供相同的準確度的常規測試器設計，使用可編程延遲脈衝發生器的測試器硬體可以更小、成本更低、耗電更少並且/或者散熱更少。

圖1示出可實現如本文所述的參考時鐘發生器的示例性測試系統。這個測試系統可使用可能會存在於測試系統中的定時發生器，作為參考時鐘發生器中的可編程延遲脈衝發生器，以生成數位訊號。對於許多類型測試而言，測試器的操作可由多個通道的每個通道中的邊緣來控制，每個所述通道都連接到DUT上的測試點，有時稱為「引腳」。邊緣可由與通道相聯的定時發生器生成，並且可發送到引腳電子器件。與引腳關聯的相同的定時發生器可用於參考時鐘發生器中。作為另外一種選擇或除此之外，可添加其他相同的類似電路以向參考時鐘發生器提供參考信號。然而，應當理解，可使用任何合適的可編程延遲脈衝發生器向參考時鐘發生器中的PLL或其他倍頻電路提供輸入。

在常規測試系統中，邊緣發生器可編程以在相對於指出測試系統操作的周期的低頻參考時鐘的編程的時間輸出脈衝。這種可編程性使得測試器能夠測試許多不同類型的半導體裝置。該測試系統也可以其他方式編程。例如，測試模式可指定各種參數，諸如應用到DUT上每個測試點的信號、預期從DUT讀取的信號以及控制測試信號生成或測量的邊緣的時間。在測試DUT時，可能需要產生激勵信號並控制測量時間的精確性。

這種精確性可通過對邊緣的精確定時來實現。一個測試器周期可能持續測試系統時鐘的多個周期。因此，可通過計數測試系統時鐘的脈衝來確定測試器周期內邊緣的定時。然而，測試系統時鐘可能不提供所需的時序解析度。利用通過使用可編程延遲來控制邊緣定時的邊緣發生器，可實現較高的解析度。

圖1示出通常被標記為100的自動測試系統或測試器的實施例，其可包括計算機工作站110和測試頭120(以虛線來示出)。該測試頭可容納用於生成和測量測試信號的多個電子板組件，包括中心硬卡126、分布硬卡128和多個儀器硬卡130。

如圖1所示，中心硬卡126可饋送信號至分布硬卡128，以分布至儀器硬卡130的陣列。中心硬卡126可包括將工作站110連至測試頭板組件的計算機接口132和發生低頻參考時鐘(以RCLK指稱)的參考時鐘發生器134。該參考時鐘發生器可包括例如100或400MHz晶體振蕩器。計算機接口132可允許測試器對接至計算機工作站110，用戶可通過計算機工作站開發出可載入到測試器120中的測試程序。計算機工作站110可向用戶提供其他能力，諸如發起執行先前已開發的測試程序或分析測試結果。

中心硬卡126可包括響應於來自工作站的命令而生成信號的控制電路。控制信號之一可包括「DSYNC」信號。DSYNC信號可向所有儀器或預期具有同步操作的其他部件提供參考時間。參考時鐘信號和DSYNC信號可分別沿設置在分布硬卡128上的DSYNC扇出電路136和RCLK扇出電路138被扇出或分布。這些信號的分布可允許多個儀器上的模式發生器啟動並協同地操作。

儀器硬卡130上的儀器可為數字儀器或模擬儀器，或者可執行涉及數位訊號和模擬信號的功能。儀器130A表示數字儀器，也被稱為「通道硬卡」。通道硬卡可包含用於多個測試器通道的電子資源。測試系統很有可能包括多個通道硬卡。

如圖1所示，每個儀器硬卡包括執行儀器的所需功能的電路。在數字儀器諸如130A情況下，功能電路可包括格式化/定時電路147和引腳電子器件電路149。此電路可生成和測量用於測試DUT 150的數位訊號。

另外，數字儀器130A可包括模式發生器146。模式發生器146可提供控制儀器130A的功能部分的命令序列。模式發生器146可響應於某些條件而分支，或基於測試系統的狀態而執行其他條件功能。模式發生器146可通過來自本地時鐘模塊142的時鐘計時，並因此能夠以可能高於參考時鐘的頻率的可編程速率提供指令。

另外，儀器130A可包括儀器同步鏈路(ISL)接口132A。ISL接口132A可允許模式發生器146與可類似地包含ISL接口的其他儀器通信。模式發生器146可發送將要由其他儀器的功能電路執行的命令，或從可例如用於控制條件分支的其他儀器接收狀態信息。

其他儀器可以具有不同功能電路，這取決於該儀器將實現的特定功能。在所述實施例中，每個儀器硬卡可包括時鐘模塊142。然而，如上指出，每個儀器可不具有時鐘模塊、具有一個時鐘模塊、或具有多個時鐘模塊。

如圖1所示，每個通道硬卡130A包括時鐘模塊142。時鐘模塊142可編程為從RCLK生成所需頻率的一個或多個時鐘。在所述實施例中，由時鐘模塊142生成的每個時鐘意在被「本地」使用，即，在包含該時鐘發生器的儀器或板內使用。時鐘發生器可生成若干不同頻率的時鐘。由於所有時鐘都從同一個源生成，因此這些時鐘可視為彼此同步的。然而，應當理解，在時鐘模塊中生成的時鐘的數量、以及那些時鐘是本地使用還是分布至其他儀器，對於本發明來說並不重要。

時鐘模塊可包含以低但可編程頻率生成參考時鐘的電路。可將該低頻參考時鐘供應至PLL或其他電路以生成參考時鐘。PLL可被配置為使低頻參考時鐘的頻率倍增。作為另外一種選擇或除此之外，該PLL可包括控制抖動的濾波器。時鐘模塊142中可包括的合適電路的例子在下文中描述。

根據一些實施例，低頻參考時鐘可由可編程延遲脈衝發生器生成。控制電路可向可編程延遲脈衝發生器提供延遲值，以便以所需頻率來提供脈衝。可對該頻率加以選擇，使得當在PLL中倍增時，所得頻率是參考時鐘的所需頻率。

圖2為由可編程延遲脈衝發生器輸出的脈衝的代表性時序的時序圖。水平軸線表示時間。可編程延遲脈衝發生器被編程以生成具有可編程周期的脈衝流230。該脈衝流是從定頻參考時鐘210生成。然而，如圖所示，脈衝流230的可編程周期不必是參考時鐘210的周期的倍數。相反，可編程延遲脈衝發生器可針對參考時鐘210的每個周期，就是否發出脈衝和何時發出脈衝來編程。因此，在這個例子中，時鐘210的周期為T，而脈衝流的周期可為(T+ΔT)。

為了為脈衝流230提供所需周期，可編程延遲脈衝發生器可被編程，以相對於由時鐘210的邊緣所限定的連續周期的起點，提供不同的延遲250(D1)、260(D2)和280(D4)。此外，圖2示出對於有些周期，會不得不抑制時鐘210，像在270那樣。

任何合適電路都可生成時鐘210，並且任何合適電路都可用作可編程延遲脈衝發生器。然而，可適於執行這些功能的電路可存在於生成和測量數位訊號的自動測試系統之中。這種測試系統可包括限定測試器操作的周期的測試器時鐘。測試系統內的電路可在每個測試器周期期間採取一個或多個可被編程的動作。該電路可包括可編程定時發生器，可編程定時發生器可被編程為在相對於每個測試器周期的起點的時間發出一個或多個脈衝。因此，具有如圖2所示的定時的脈衝串，可通過相對於連續測試器周期的起點，對定時發生器發出脈衝的時間編程來生成。因此，測試系統可被改裝成通過提供電路來提供適合於生成參考時鐘的脈衝串，所述電路針對每個測試器周期計算將供應至定時發生器的延遲值，或針對有些測試器周期抑制定時發生器的啟動。

可使用Δ-Σ形式的調製來提供對該脈衝串的生成頻率的進一步控制。定時發生器可提供其可接收的延遲值的有限解析度。生成具有精確限定的周期的脈衝串可能有必要指定比定時發生器可滿足的解析度具有更精細解析度的脈衝的定時。

但是，可生成為平均來說具有所需周期的脈衝串。與所需的平均值的局部偏差可將高頻分量引入脈衝串。這些高頻分量可通過後續階段(諸如PLL)的濾波效應來移除，從而提供具有精確編程頻率和相對高的頻譜純度的參考時鐘。

圖3是示出可用於對脈衝的定時編程以實現所期望平均周期的Δ-Σ調製的時序圖。水平軸線表示時間。可編程延遲脈衝發生器可具有限定的定時解析度，其由一系列垂直線310表示，這些垂直線指示可對脈衝發生器編程以生成脈衝的時間。在這個例子中，脈衝串320指示期望的脈衝定時以便以期望的周期實現參考時鐘。如圖所示，脈衝串320中的脈衝並不與可對可編程延遲脈衝發生器編程以生成脈衝的時間對準。然而，這些脈衝可被編程為使得脈衝之間的平均時間對應於期望的周期的時間發生。

Δ-Σ調製是一種具有有限時間解析度的以期望平均間隔生成脈衝的方法，用於對脈衝編程。Δ-Σ調製意味著，對於無法精確匹配到期望值的重複事件，針對每一重複設置與期望值的偏差以提供接近零的平均偏差。在此方法中，第一脈衝可被編程為在最類似於所望時間的時間出現。在圖3的例子中，脈衝330A出現在與時間310A對準的時間。該時間比脈衝320A的期望邊緣時間提前時間量e1，表示定時誤差。

在對下一脈衝的時間編程的過程中，編程時間可增加脈衝之間的期望周期。隨後可確定最接近於此時間的可對脈衝編程的可能時間310。在這個例子中，脈衝330B可被編程為出現在時間310B。此時間比期望時間提前時間量e2，表示定時誤差增大。值e1和e2可加在一起以表示累加定時誤差。在這個例子中，累加誤差為負值，因為脈衝的編程時間在期望時間之前。

在這個例子中，脈衝的編程時間被設置成在脈衝的期望時間之前，表示最後的編程時間加上脈衝之間的期望周期。繼續這個設置時間的方法，直到累加定時誤差超過某一閾值。該閾值可被設置為任何合適值，例如脈衝之間的期望時間的一半。例如，脈衝330A和330B之後的累加誤差可小於期望周期的一半。因此，脈衝330C可被編程為出現在時間310C，該時間在脈衝320C的期望時間之前。該定位導致進一步誤差e3。

在這個例子中，e1、e2和e3的累加誤差可超過閾值。因此，下一脈衝可被定時為出現在下一計算時間之後的最接近可編程時間。因此，圖3顯示脈衝330D出現在時間310D。該脈衝具有定時誤差e4。累加定時誤差因此為e1+e2+e3–e4。產生的累加誤差可指示下一脈衝將被編程出現在下一期望時間之前還是之後。在這種情況下，e4的符號與誤差e1、e2和e3相反。因此，將e4加到累加誤差減小了此誤差。後續脈衝可被編程在期望時間之後以繼續減小累加誤差。

此模式可繼續，直到累加誤差下降到0，隨後開始增大量值，但誤差值的極性相反。一旦累加誤差的量值具有超過閾值的量值，便可改變邊緣的放置以改變誤差的符號，從而減小累加誤差。此過程可在脈衝串生成的整個過程中繼續。

這種脈衝串可具有近似零的平均定時誤差。因此，該脈衝串將具有等於期望頻率的主要諧波。使此脈衝串通過電路(例如具有低通濾波器的PLL)可提供周期等於目標時鐘320的周期的參考時鐘。在該濾波電路具有倍頻運算的情況下，所產生的參考時鐘可處於較高或較低頻率，但該頻率可通過使用Δ-Σ調製精確控制，以實現與期望周期匹配的脈衝串330的平均周期。

為脈衝發生器生成編程時間的控制電路可具有簡單構造。該電路可追蹤具有比定時生成器接受來指定延遲更多位的所期望時間，以便可計算各周期的誤差。周期與周期之間的誤差可累加。可使用累加誤差的量值和符號來確定下一脈衝是否出現在可在期望時間之前或之後編程的第一時間。當累加誤差超過閾值時，可設置該脈衝的編程時間以提供具有與累加誤差符號相反的誤差。此過程可在參考時鐘信號生成的整個時間周期繼續。這種電路的一個例子示出於圖4中。

圖4是PLL參考時鐘發生器400的框圖。根據一些實施例，時鐘405可被提供到控制電路410和可編程延遲脈衝發生器430。在測試系統中，時鐘405可以是任何合適的時鐘。例如，它可以是圖1示出的RCLK信號，該信號可以是固定頻率時鐘。作為另外一種選擇，它可以是具有可編程頻率的時鐘，例如可定義測試器操作的周期。

控制電路410可使用數字電路部件實現，包括執行算術運算的電路和存儲編程值或累加計算值的存儲器部件。這些部件可操作以針對時鐘405的每一周期計算可編程延遲脈衝發生器430的編程時間。作為另外一種選擇，該計算可指示對於時鐘405的特定周期，將不會生成脈衝，在這種情況下，控制電路410可生成會抑制可編程延遲脈衝發生器的啟動的輸出。

可使用任何合適的部件進行此計算。例如，控制電路410可包括寄存器，該寄存器可被加載指示脈衝流的期望平均周期的值。然後可使用數字電路來針對脈衝串中的每一脈衝計算脈衝將出現的期望時間，並比較該期望時間與可針對脈衝發生器編程的時間。使用電路部件(例如加法器、減法器和/或比較器)，可處理這些值以計算誤差，該誤差可用於更新累加器。

計算得到的編程時間可作為延遲信號420輸出到可編程延遲脈衝發生器430。可編程延遲脈衝發生器430隨後可輸出脈衝串440中的脈衝，該脈衝串將平均具有期望周期。隨後可調節該脈衝並使其轉變成參考時鐘。此調節可包括濾波以去除期望頻率以外的頻率分量。期望頻率可在PLL或其他合適電路中被倍頻或分頻。

脈衝串440可被提供到鎖相環(PLL)450，此鎖相環可執行信號調節。此處，PLL 450具有表示參考時鐘的輸出460。PLL可具有提供期望濾波的低通響應。作為另外一種選擇或除此之外，它可以是N分頻PLL，將頻率增倍。N的值可使用已知技術編程到PLL 450中。作為另外一種選擇，PLL 450可包括接收值M的能力，該M值可相對於輸入的平均頻率將輸出的頻率下分頻。作為又一種選擇，PLL 450可包括倍頻和分頻功能兩者，使得輸出460可以是頻率為脈衝串440的平均頻率的N/M倍的參考時鐘。

圖5是圖4的參考時鐘發生器的替代實施例的框圖。在這個例子中，參考時鐘發生器500包括多個邊緣發生器電路和一個平均電路以實現可編程延遲脈衝發生器。根據一些實施例，時鐘505可被提供到控制電路510、邊緣發生器530和額外的邊緣發生器(或多個額外的邊緣發生器)532。邊緣發生器530和532可(例如)是可能在已知的格式化/定時電路147(圖1)中實現的邊緣發生器。

此處，使用多個邊緣發生器(兩個到任何額外數目個邊緣發生器)，但平均其輸出。在一些實施例中，多個邊緣發生器的輸出可被編程為在脈衝串中輸出交替脈衝。可使用這種編程來以比單個邊緣發生器快的速率提供脈衝。然而，在所示實施例中，這些脈衝以可由單個脈衝發生器遞送的速率提供，額外邊緣發生器532和平均電路538可因線性度改善而提供更好的時間步長解析度。可對邊緣發生器中的每一者編程以同時提供脈衝。此配置和過程可減少由固有電路噪聲以及所生成脈衝中的總體確定性和隨機噪聲引起的抖動。因此，當使用多個邊緣發生器時，可將一個邊緣發生器的定時不準確性平均掉。

根據一些實施例，多個邊緣發生器530和532的脈衝可校準為出現在幾乎相同、但稍微不同時間，隨後通過平均電路538。結果可仍是單個脈衝，但該脈衝的定時可以是多個脈衝的時間的平均值。此配置和過程可通過對多個邊緣發生器的適當控制，在平均邊緣時間中有效提供更高時間步長解析度。例如，四個邊緣發生器和一個平均電路可通過將這四個邊緣發生器中的一者的延遲改變相當於最小時間步長的量，來提供對較少邊緣發生器而言太高的時間步長解析度，從而使平均邊緣時間移位大約此最小時間步長的四分之一。此配置和過程可提供更強大的、稱為多位Δ-Σ調製的Δ-Σ調製方法。

在此類實施例中，可如上所述或按任何其他合適方法計算脈衝串中脈衝的編程時間。在本文中所述的實施例中，時間被編程為相對於測試器周期的起點的延遲，以使對邊緣發生器在啟動每一周期中的延遲進行編程以指定脈衝的時間。對於每一脈衝，可選擇多個邊緣發生器中的一者並且可對該邊緣發生器編程。在所示實施例中，控制電路510可計算期望的時間並將編程時間分配到多個邊緣發生器。

如上所述，可確定脈衝串中的脈衝之間的期望周期。可(例如)由測試程式設計師或由在工作站(例如工作站110(圖1))中執行的測試系統配置程序作出此確定。此程序(例如)可接收期望參考時鐘頻率作為輸入，例如作為測試程序的一部分。在一些實施例中，可編程延遲脈衝發生器的輸出作為到PLL的輸入，該PLL將輸入頻率乘以M/N，此時，輸出頻率將等於1/Tav(M/N)，其中Tav是脈衝串的平均周期。因此，可通過選擇這些參數中的一者或多者來設置該頻率。對測試器硬體的限制將限制這些參數的範圍和解析度。可使用任何合適的技術來為這些參數選擇適當值以提供期望的參考時鐘頻率。

不管選擇Tav的方式，控制電路510可針對脈衝串中的連續脈衝生成編程時間以實現期望的平均周期。如上所述，脈衝時間可用以編程的解析度可小於針對Tav生成期望解析度所需的解析度。如本文中所述，期望解析度可通過追蹤每一脈衝的期望時間與可實現的編程時間之間的累加誤差來實現。當脈衝無法被編程為在期望時間出現時，可以減小累加誤差的方式選擇該脈衝的時間在期望時間之前或之後。因此，控制電路510可包括用以追蹤累加誤差的電路，其在此實施例中是累加器515。

累加器515可以任何合適的方式被控制為遞增或遞減。例如，當每一脈衝的期望時間被確定時，可針對該脈衝遞增或遞減。期望時間可相對於任何合適的參考時間(例如測試器周期的起點)來計算。然而，應當理解，可使用任何合適的參考時間。

控制電路510可使用累加誤差來計算延遲信號520和延遲信號525。

這些信號分別表示脈衝串中奇數脈衝和偶數脈衝的定時。延遲信號520可被提供到邊緣發生器530，並且延遲信號525可被提供到額外邊緣發生器532。

控制電路510可包括其他部件，這些其他部件使得控制電路510能夠針對每一周期計算脈衝的期望時間，該脈衝將生成周期脈衝串，而該脈衝串將導致有編程頻率的參考時鐘560。邊緣發生器530和532可能不具有以期望時間被編程所需的解析度。因此，控制電路510可選擇緊接在期望時間之前或緊接在期望時間之後的時間，邊緣發生器可對該時間被編程。如上所述，可使用累加誤差的量值和符號來確定是選擇期望時間之前還是之後的時間。

基於該編程時間，邊緣發生器530和額外邊緣發生器532可隨後分別將所生成的脈衝串534和536提供到平均電路538。由於這些邊緣發生器生成脈衝串中的交替脈衝，因此平均多個邊緣發生器的輸出提供具有期望平均周期的脈衝串。

平均電路538可將具有期望平均周期的脈衝串540提供到鎖相環550。如上所述，PLL 550可提供低通功能，從而生成具有基於該脈衝串的平均周期的頻率的信號。此頻率可以是由該脈衝串規定的頻率的倍數。該倍數可以是整數倍數(例如當PLL 550是N分頻PLL時)或非整數倍數(例如當PLL 550是N/M PLL時)。不管PLL是否提供倍頻，輸出560都可充當具有期望的編程頻率的參考時鐘。

應當理解，本文中所述的功能可在任何合適的電路中實現。圖6是可被高精度編程的參考時鐘發生器的替代實施例的框圖。根據一些實施例，時鐘605可被提供到控制電路610和邊緣發生器630。時鐘605可表示任何合適的時鐘，包括定義測試器周期的時鐘，其本身可具有可編程頻率。

控制電路610可包括頻率控制寄存器613和Δ-Σ調製器619。在一些實施例中，測試工程師可直接(例如通過經由計算機工作站110(圖1)輸入的命令)或間接(例如通過指定測試程序中時鐘頻率參數的值)指定存儲於頻率控制寄存器613中的值。此外，如果PLL 650具有倍頻特性，則根據所指定參考時鐘頻率可計算存儲於頻率控制寄存器613中的值，而不管該時鐘頻率如何指定。不管頻率控制寄存器613中的值的指定方式，控制電路610可為由邊緣發生器630生成的脈衝，生成編程的時間值，以提供在脈衝之間具有平均時間的脈衝串，從而生成指定頻率。

在此實施例中，頻率控制寄存器613被顯示為經由連接616連接至Δ-Σ調製器619。Δ-Σ調製器619可輸出延遲信號620，該延遲信號的解析度的位數少於頻率控制寄存器的輸出616的解析度的位數。然而，如本技術中已知，Δ-Σ調製器619可生成輸出值，這些輸出值平均為較高解析度輸入的值，從而設置該輸出高於期望值和低於期望值的時間的百分比，以使輸出平均為期望值。

控制電路610可將延遲信號620提供到邊緣發生器630。邊緣發生器630隨後可生成在脈衝之間具有期望平均間隔的脈衝串，此脈衝串可被提供到鎖相環650。鎖相環650可通過去除與脈衝串中的個別脈衝與期望平均值的偏差相關聯的高次諧波，來輸出660具有期望參考時鐘頻率的參考時鐘。另外，鎖相環650可具有倍頻效應，以使所產生的頻率不同於脈衝串的主要頻率分量。

圖7是根據一些實施例的PLL參考時鐘發生器700的框圖。根據一些實施例，時鐘705可被提供到控制電路710和邊緣發生器730。與其他實施例一樣，時鐘705可以是測試系統時鐘或可源自任何其他合適的來源。同樣，控制電路710可將延遲信號720提供到邊緣發生器730。延遲信號720可針對時鐘705的每一周期指定延遲值，或可指定在時鐘周期期間不生成脈衝。

邊緣發生器730隨後可將具有期望平均周期的脈衝串提供到鎖相環750，此鎖相環可具有輸出760，作為參考時鐘760。鎖相環750可包括比較器751、濾波器753、可控制振蕩器755、N分頻運算757，以及連接752、754、756和758。在這個例子中，濾波器753可提供通頻帶，該通頻帶允許包括參考時鐘760的期望頻率的頻率範圍通過，同時阻擋那些頻率的諧波。此濾波器可實現為低通的通頻帶濾波器或以任何其他合適方式實現。

鎖相環750在包括連接756和758的反饋路徑中可任選地包括N分頻計數器757。在此配置中，鎖相環750可充當倍頻器。作為另外一種選擇或除此之外，在前饋路徑中可包括分頻器，例如在可控制振蕩器755的輸出端。此類計數器可以是M分頻計數器，其可使鎖相環750的頻率輸出乘以M的倒數(即，1/M)。雖然M分頻計數器未明確示出，但可使用此類計數器替代或附加於N分頻計數器757。在兩種計數器都使用的情況下，鎖相環750可將邊緣發生器730的輸出端740處的脈衝串的平均頻率乘以N/M。這樣，通過為N和M並且為脈衝串的平均頻率指定值，可提供對參考時鐘的頻率的精確控制。

圖8為根據一些實施例的生成PLL參考時鐘的方法的流程圖。根據一些實施例，在步驟810處，可以由頻率控制信號所控制的頻率來生成輸出信號。該頻率控制信號(例如)可被提供到可控制振蕩器(例如可控制振蕩器755(圖7))的輸入端。

在步驟820處，可通過對輸出信號進行分頻來產生反饋信號。當使用如圖7中示出的電路系統時，下分頻輸出信號可對應於信號758(圖7)。

在一些實施例中，針對反饋信號的每一周期。在步驟830處，可通過控制脈衝的定時來產生產生參考信號，使得脈衝串對應於編程的頻率。在一些實施例中，針對參考信號的每一周期，可通過使用模算術將延遲調節加到前一周期中的計算延遲上，來計算參考信號中的延遲(子步驟833)。模算術的模數可對應於定義周期的時鐘(例如時鐘705(圖7))的周期。

在一些實施例中，可在相對於周期性定時信號中的邊緣的時間(其可基於給定周期的所計算延遲而確定)生成參考信號中的脈衝(子步驟836)。在步驟840處，可比較反饋信號與參考信號以生成頻率控制信號。此過程可在具有期望頻率的參考時鐘的整個生成期間持續重複。

以上描述本發明的至少一個實施例的多個方面，應當理解本領域的技術人員可易於進行各種改變、修改和改進。

例如，描述了若干實施例，其中以針對一時鐘的每一時鐘周期的編程時間的脈衝產生脈衝串，該時鐘具有並不與期望參考時鐘對準的頻率特性。該時鐘可與期望參考時鐘偏離，因為其在頻率上較低，並不具有可編程頻率，或無法以期望頻率解析度編程。然而，應當理解，為了簡化舉例說明，描述了每一時鐘周期生成的一個脈衝的最大值。在一些實施例中，邊緣發生器或其他可編程延遲脈衝生成電路可能能夠在每一時鐘周期輸出多個脈衝。在那些實施例中，所生成的脈衝串的平均頻率可高於用於控制那些脈衝的定時的時鐘。

此類改變、修改和改進旨在作為本公開的一部分，並且被視為落入本發明的精神和範圍內。此外，儘管指示出本發明的優點，但應當理解，並非本發明的每個實施例均將包括每個所述優點。一些實施例不一定實現在本文中和在一些情況下描述為有利的任何特徵。因此，上述的說明和附圖僅作為舉例的方式。

可單獨地、結合地或以在上述實施例中未特別討論的各種配置方式使用本發明的多種方面，因此其應用不受限於上述說明所述或附圖中所示的組件的細節和配置。例如，在一個實施例中所述的方面可以任何方式與其他實施例中所述的方面結合。

另外，本發明可實施為一種方法，並且已提供其示例。作為該方法的一部分執行的操作可通過任何合適的方式來排序。因此，可構建多個實施方案，其中各操作以與所示次序所不同的次序執行，這可包括同時執行某些操作，即使這些操作在各示例性實施方案中被示為順序操作。

另外，所示出和描述的電路和模塊可以任何順序重新排序，並且相應地可提供信號來啟用重新排序。

在權利要求中使用諸如「第一」、「第二」、「第三」等序數術語修飾權利要求要素，其本身並不意味一個權利要求要素相對於另一個的任何優先權、優先序或順序或者執行方法操作的時間順序，而是僅用作將具有某個名稱的一個權利要求要素與另一個具有相同名稱(除了使用的序數術語)的要素加以區分的標籤，以辨別權利要求要素。

另外，本文所用的短語和術語均是用於說明的目的，並且不應視為限制。本文中所使用的「包括」、「包含」或「具有」、「內含」、「涉及」和它們的變型形式均意味著包含其後所列的項目及其等同物以及額外的項目。