不同時鐘域無毛刺時鐘切換電路的實現方法及電路的製作方法
2023-05-29 00:53:26 1
專利名稱：不同時鐘域無毛刺時鐘切換電路的實現方法及電路的製作方法
技術領域：
本發明涉及一種不同時鐘域無毛刺時鐘切換電路的實現方法。本發明還涉及一種不同時鐘域無毛刺時鐘切換電路。
背景技術：
在當前的晶片設計中，越來越多的使用多時鐘設計，時鐘之間的實時切換也成為了必不可少的操作。如果用類似於選擇器的電路來對兩個異步時鐘進行切換，切換後的時鐘很可能會有毛刺產生，如果把這個毛刺當成正常的時鐘脈衝，很可能出現數據和信號的錯誤改變，這可能會引發致命的系統錯誤。對於異步時鐘的無毛刺切換有非常經典的電路。對於兩兩時鐘切換，主要思路是將時鐘選擇信號和另一路時鐘的無效信號相與，對相與後的信號進行上升沿和下降沿的兩級採樣後再作為時鐘使能輸出時鐘。該電路在兩路時鐘都存在的情況下能夠實現時鐘的無毛刺切換，但是如果所選時鐘突然停止，則無法成功地將時鐘切換到另一路時鐘。因為時鐘選擇電路本身是時序邏輯，如果在選擇另一路時鐘時當前所選時鐘已經停止，則無法輸出時鐘無效信號，另一路時鐘也無法被選擇。比如，在雙界面卡中有接觸和非接兩種接口時鐘，這兩種時鐘在系統內部都會用到，由於雙界面卡的工作模式會實時切換，接口時鐘的突然停止是經常發生的，在這種情況下，經典的時鐘切換電路將無法實現時鐘切換，這可能會使得系統無法正常工作。
發明內容
本發明所要解決的技術問題是提供一種不同時鐘域無毛刺時鐘切換電路的實現方法，能在不同時鐘域時鐘切換過程中無毛刺產生，並且無論待切換時鐘存在與否都能夠實現指定的切換；為此，本發明還有提供一種不同時鐘域無毛刺時鐘切換電路。為解決上述技術問題，本發明的不同時鐘域無毛刺時鐘切換電路的實現方法，是採用如下技術方案實現的:步驟1、將所有待切換的時鐘同步到同一高頻時鐘，每個同步後的待切換時鐘以原有的周期和聞頻時鐘的脈衝呈現；步驟2、採用第一級時鐘切換電路，在第一級時鐘選擇信號的控制下，對同步後的待切換時鐘進行門控，產生第一級門控後的待切換時鐘，將兩個經第一級門控後產生的待切換時鐘相或，產生第二級待切換時鐘；如果不需要第二級時鐘切換，則經或運算產生的時鐘就是切換後的最終時鐘；如果需要第二級時鐘切換則執行步驟3 ；步驟3、採用第二級時鐘切換電路，在第二級時鐘選擇信號的控制下，對第二級待切換時鐘進行門控，產生第二級門控後的待切換時鐘，將兩個經第二級門控後產生的待切換時鐘相或，產生第三級待切換時鐘，如果不需要第三級時鐘切換，則經或運算產生的時鐘就是切換後的最終時鐘；步驟4、如果還有多級時鐘切換，則採用與步驟3相同的方法進行下一級的時鐘切換過程；直至完成時鐘切換為止。本發明的不同時鐘域無毛刺時鐘切換電路，包括:第一時鐘同步電路、第二時鐘同步電路、第三時鐘同步電路和第四時鐘同步電路，分別對應將輸入的待切換的異步時鐘clkO_async_1、clkl_async_1、clk2_async_i和clk3_async_i用同一高頻時鐘採樣，同步到時鐘周期不變，但以高頻時鐘脈衝呈現的高頻時鐘，作為冋步後的待切換時鐘；第一時鐘切換電路，在第一級時鐘選擇信號的控制下，對第一時鐘同步電路和第時鐘冋步電路輸出的冋步後的待切換時鐘進彳丁門控，廣生弟一級丨]控後的待切換時鐘，並將兩個經第一級門控後產生的待切換時鐘相或，產生第二級待切換時鐘A ;第二時鐘切換電路，在第一級時鐘選擇信號的控制下，對第三時鐘同步電路和第四時鐘同步電路輸出的同步後的待切換時鐘進行門控，產生第一級門控後的待切換時鐘，並將兩個經第一級門控後產生的待切換時鐘相或，產生第二級待切換時鐘B ；第三時鐘切換電路，在第二級時鐘選擇信號的控制下，對第二級待切換時鐘A和第二級待切換時鐘B進行門控，產生兩個第二級門控後的待切換時鐘，將兩個經第二級門控後廣生的待切換時鐘相或，廣 生切換後的最終時鐘。本發明將所有待切換時鐘同步到同一高頻時鐘，所有待切換時鐘以原有的周期和高頻時鐘的脈衝呈現，時鐘選擇信號也與高頻時鐘同步，這樣時鐘之間就可以根據時鐘選擇信號實時的進行切換而不會出現毛刺，並且無論待切換時鐘是否存在，切換電路都能夠根據時鐘選擇信號將時鐘成功切換。本發明與現有的無毛刺時鐘切換電路實現方法相比，除了能夠實現異步時鐘之間的無毛刺切換，並且能夠在當前時鐘停止的情況下也能實現時鐘的切換，這在雙界面智慧卡中十分重要。
下面結合附圖與具體實施方式
對本發明作進一步詳細的說明:圖1是本發明一實施例不同時鐘域無毛刺時鐘切換電路原理圖；圖2是圖1中時鐘同步電路原理圖；圖3是圖1中時鐘切換電路原理圖；圖4是所述不同時鐘域無毛刺時鐘切換電路的實現方法流程圖。
具體實施例方式結合圖4所示，所述不同時鐘域無毛刺時鐘切換電路的實現方法，用高頻時鐘採樣待切換的時鐘，檢測待切換時鐘的上升沿，並以此作為時鐘門控使能信號，產生時鐘周期不變但脈衝為高頻時鐘脈衝的待切換時鐘。用與高頻時鐘同步的時鐘選擇信號對待切換時鐘分別進行門控，將兩個經門控後產生的待切換時鐘相或，產生本級時鐘的切換結果。如果有多級時鐘切換，則上一級時鐘切換的輸出作為下一級時鐘切換的輸入繼續進行切換，直到完成所有的時鐘切換。圖1是本發明的一實施例，能夠實現兩級不同時鐘域無毛刺時鐘切換的電路，其包括:第一時鐘同步電路、第二時鐘同步電路、第三時鐘同步電路和第四時鐘同步電路，分別對應將輸入的待切換的時鐘(異步時鐘)clkO_async_1、clkl_async_1、clk2_async_i和clk3_aSync_i用同一高頻時鐘採樣，同步到時鐘周期不變(即保持輸入的待切換的時鐘原有時鐘周期)但以高頻時鐘脈衝呈現的高頻時鐘，作為同步後的待切換時鐘。第一時鐘切換電路(第一級時鐘切換電路)，在第一級時鐘選擇信號的控制下，對第一時鐘同步電路和第二時鐘同步電路輸出的同步後的待切換時鐘進行門控，產生第一級I ]控後的待切換時鐘，並將兩個經弟一級丨]控後廣生的待切換時鐘相或，廣生弟_■級待切換時鐘A。第二時鐘切換電路(第一級時鐘切換電路)，在第一級時鐘選擇信號的控制下，對第三時鐘同步電路和第四時鐘同步電路輸出的同步後的待切換時鐘進行門控，產生第一級I ]控後的待切換時鐘，並將兩個經弟一級丨]控後廣生的待切換時鐘相或，廣生弟_■級待切換時鐘B。第三時鐘切換電路(第二級時鐘切換電路)，在第二級時鐘選擇信號的控制下，對第二級待切換時鐘A和第二級待切換時鐘B進行門控，產生兩個第二級門控後的待切換時鐘，將兩個經弟~.級I ]控後廣生的待切換時鐘相或，廣生切換後的最終時鐘。圖2是時鐘同步電路一實施例原理圖。該時鐘同步電路包括:三個依次串聯連接的第一 D觸發器DFF1、第二 D觸發器DFF2和第三D觸發器DFF3。一第一與門ANDl，其一輸入端與第二 D觸發器DFF2的數據輸出端Q和第三D觸發器DFF3的數據輸入端D相連接，第三D觸發器DFF3的數據輸出端Q經一反相器與第一與門ANDl的另一輸入端相 連接。—第一鎖存器SCl,其數據輸入端D與所述第一與門ANDl的輸出端相連接。—第二與門AND2,其一輸入端與所述第一鎖存器SCl的數據輸出端Q相連接。所述第一 D觸發器DFFl的時鐘輸入端CLK、第二 D觸發器DFF2的時鐘輸入端CLK、第三D觸發器DFF3的時鐘輸入端CLK和第二與門AND2的另一輸入端輸入高頻時鐘clk_high_freq,該高頻時鐘clk_high_freq經一反相器輸入所述第一鎖存器SCl的時鐘輸入端CLK。所述第一 D觸發器DFFl的數據輸入端D輸入待切換的時鐘(異步時鐘)clk_async_i。圖2中虛線框內的第一鎖存器SCl和第二與門AND2組成時鐘門控電路。第一鎖存器SCl在高頻時鐘clk_high_freq的低電平期間將第一與門ANDl的輸出EN鎖存到該第一鎖存器SCl的輸出ENL ;當高頻時鐘clk_high_freq上升沿來臨時，如果第一鎖存器SCl的輸出ENL為高電平，則所述第二與門AND2的輸出信號clk_sync隨高頻時鐘clk_high_freq變化；如果第一鎖存器SCl的輸出ENL為低電平，則第二與門AND2的輸出信號clk_sync持續為低電平。圖3是時鐘切換電路一實施例原理圖。該時鐘切換電路包括:一反相器FX,其輸入端輸入時鐘選擇信號select_i。一第二鎖存器SC2，其數據輸入端D與所述反相器FX的輸出端相連接，同步後的待切換時鐘clkO_sync經一反相器輸入所述第二鎖存器SC2的時鐘輸入端CLK。一第三與門AND3，其一輸入端與所述第二鎖存器SC2的數據輸出端Q相連接，另一輸入端輸入經同步後的待切換時鐘clk0_sync。一第三鎖存器SC3，其數據輸入端D輸入時鐘選擇信號select」，同步後的待切換時鐘clkl_Sync經一反相器輸入所述第三鎖存器SC3的時鐘輸入端CLK。一第四與門AND4，其一輸入端與所述第三鎖存器SC3的數據輸出端Q相連接，另一輸入端輸入經同步後的待切換時鐘clkl_sync。—或門0R，其一輸入端與第三與門AND3的輸出端相連接，輸入經門控後產生的待切換時鐘clkO ;另一輸入端與第四與門AND4的輸出端相連接，輸入經門控後產生的待切換時鐘clkl ;廣生下一級待切換時鐘或切換後的最終時鐘elk。圖3中虛線框內的鎖存器SC和與門AND組成時鐘門控電路。第二鎖存器SC2在同步後的待切換時鐘clk0_sync的低電平期間，將反相器FX的輸出ENO鎖存到該第二鎖存器SC2的輸出ENL0。當同步後的待切換時鐘clk0_sync上升沿來臨時，如果第二鎖存器SC2的輸出ENLO為高電平，則第三與門AND3的輸出信號clkO隨同步後的待切換時鐘clk0_sync變化；如果第二鎖存器SC2的輸出ENLO為低電平，則第三與門AND3的輸出信號clkO持續為低電平。同理，第三鎖存器SC3在同步後的待切換時鐘clkl_Sync的低電平期間將時鐘選擇信號select_i鎖存到第三鎖存器SC3的輸出ENLl。當同步後的待切換時鐘clkl_sync上升沿來臨時，如果第三鎖存器SC3的輸出ENLl為高電平，則第四與門AND4的輸出信號clkl隨同步後的待切換clkl_sync變化；如果第三鎖存器SC3的輸出ENLl為低電平，則第四與門AND4的輸出信號clkl持續為低電平。由於第二鎖存器SC2的輸出ENO和第三鎖存器SC3的輸出ENl是相反的信號，因此經門控後產生的待切換時鐘clkO和clkl不會同時為高電平，它們相或之後的輸出信號elk也不會有毛刺產生。以上通過具體實施方式
和實施例對本發明進行了詳細的說明，但這些並非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護範圍。
權利要求
1.一種不同時鐘域無毛刺時鐘切換電路的實現方法，其特徵在於，包括如下步驟: 步驟1、將所有待切換的時鐘同步到同一高頻時鐘，每個同步後的待切換時鐘以原有的周期和高頻時鐘的脈衝呈現； 步驟2、採用第一級時鐘切換電路，在第一級時鐘選擇信號的控制下，對同步後的待切換時鐘進行門控，產生第一級門控後的待切換時鐘，將兩個經第一級門控後產生的待切換時鐘相或，產生第二級待切換時鐘，如果不需要第二級時鐘切換，則經或運算產生的時鐘就是切換後的最終時鐘；如果需要第二級時鐘切換則執行步驟3 ; 步驟3、採用第二級時鐘切換電路，在第二級時鐘選擇信號的控制下，對第二級待切換時鐘進行門控，產生第二級門控後的待切換時鐘，將兩個經第二級門控後產生的待切換時鐘相或，產生第三級待切換時鐘，如果不需要第三級時鐘切換，則經或運算產生的時鐘就是切換後的最終時鐘； 步驟4、如果還有多級時鐘切換，則採用與步驟3相同的方法進行下級時鐘的切換過程；直至完成時鐘切換為止。
2.如權利要求1所述的方法，其特徵在於:採用高頻時鐘檢測待切換時鐘的上升沿或者下降沿，並以此 作為時鐘門控使能信號，通過門控電路產生以原有的周期和高頻時鐘的脈衝呈現的同步後的待切換時鐘。
3.如權利要求1所述的方法，其特徵在於:所述多級時鐘切換是在兩兩時鐘切換的基礎上進行切換的。
4.一種不同時鐘域無毛刺時鐘切換的電路，其特徵在於，包括: 第一時鐘同步電路、第二時鐘同步電路、第三時鐘同步電路和第四時鐘同步電路，分別對應將輸入的待切換的異步時鐘clkO_async_1、clkl_async_1、clk2_async_i和clk3_async」用同一高頻時鐘採樣，同步到時鐘周期不變，但以高頻時鐘脈衝呈現的高頻時鐘，作為冋步後的待切換時鐘； 第一時鐘切換電路，在第一級時鐘選擇信號的控制下，對第一時鐘同步電路和第二時鐘冋步電路輸出的冋步後的待切換時鐘進彳丁門控，廣生弟一級丨 控後的待切換時鐘，並將兩個經第一級門控後產生的待切換時鐘相或，產生第二級待切換時鐘A ； 第二時鐘切換電路，在第一級時鐘選擇信號的控制下，對第三時鐘同步電路和第四時鐘冋步電路輸出的冋步後的待切換時鐘進彳丁門控，廣生弟一級丨]控後的待切換時鐘，並將兩個經第一級門控後產生的待切換時鐘相或，產生第二級待切換時鐘B ； 第三時鐘切換電路，在第二級時鐘選擇信號的控制下，對第二級待切換時鐘A和第二級待切換時鐘B進行門控，產生兩個第二級門控後的待切換時鐘，將兩個經第二級門控後產生的待切換時鐘相或，產生切換後的最終時鐘。
5.如權利要求4所述的電路，其特徵在於，所述時鐘同步電路包括: 三個依次串聯連接的第一 D觸發器、第二 D觸發器和第三D觸發器；。
一第一與門，其一輸入端與第二 D觸發器的數據輸出端和第三D觸發器的數據輸入端相連接，第三D觸發器的數據輸出端經一反相器與第一與門的另一輸入端相連接； 一第一鎖存器，其數據輸入端與所述第一與門的輸出端相連接； 一第二與門，其一輸入端與所述第一鎖存器的數據輸出端相連接； 所述第一 D觸發器的時鐘輸入端、第二 D觸發器的時鐘輸入端、第三D觸發器的時鐘輸入端和第二與門的另一輸入端輸入高頻時鐘clk_high_freq,該高頻時鐘clk_high_freq經一反相器輸入所述第一鎖存器的時鐘輸入端； 所述第一 D觸發器的數據輸入端輸入待切換的異步時鐘clk_async_i。
6.如權利要求5所述的電路,其特徵在於,所述第一鎖存器在高頻時鐘clk_high_freq的低電平期間將第一與門的輸出EN鎖存到該第一鎖存器的輸出ENL ;當高頻時鐘clk_high_freq上升沿來臨時，如果第一鎖存器的輸出ENL為高電平，則所述第二與門的輸出信號clk_Sync隨高頻時鐘clk_high_freq變化；如果第一鎖存器的輸出ENL為低電平，則第二與門的輸出信號clk_sync持續為低電平。
7.如權利要求4所述的電路，其特徵在於，所述時鐘切換電路包括: 一反相器，其輸入端輸入時鐘選擇信號select」； 一第二鎖存器，其數據輸入端與所述反相器的輸出端相連接，同步後的待切換時鐘clkO_sync經一反相器輸入所述第二鎖存器的時鐘輸入端； 一第三與門，其一輸入端與所述第二鎖存器的數據輸出端相連接，另一輸入端輸入經同步後的待切換時鐘clkO_sync ； 一第三鎖存器,其數據輸入端輸入時鐘選擇信號select_i,同步後的待切換時鐘clkl_sync經一反相器輸入所述第三鎖存器的時鐘輸入端； 一第四與門，其一輸入端與所述第三鎖存器的數據輸出端相連接，另一輸入端輸入經同步後的待切換時鐘clkl_sync ； 一或門，其一輸入端與第三與門的輸出端相連接，輸入經門控後產生的待切換時鐘clkO ;另一輸入端與第四與門的輸出端相連接，輸入經門控後產生的待切換時鐘clkl ;產生下一級待切換時鐘或切換後的最終時鐘elk。
8.如權利要求7所述的電路，其特徵在於:所述第二鎖存器在同步後的待切換時鐘clk0_sync的低電平期間，將反相器的輸出ENO鎖存到該第二鎖存器的輸出ENLO ;當同步後的待切換時鐘clk0_sync上升沿來臨時，如果第二鎖存器的輸出ENLO為高電平，則第三與門的輸出信號clkO隨同步後的待切換時鐘clk0_sync變化；如果第二鎖存器的輸出ENLO為低電平，則第三與門的輸出信號clkO持續為低電平； 所述第三鎖存器在同步後的待切換時鐘clkl_sync的低電平期間將時鐘選擇信號select_i鎖存到第三鎖存器的輸出ENLl ;當同步後的待切換時鐘clkl_sync上升沿來臨時，如果第三鎖存器SC3的輸出ENLl為高電平，則第四與門的輸出信號clkl隨同步後的待切換clkl_Sync 變化；如果第三鎖存器的輸出ENLl為低電平，則第四與門的輸出信號clkl持續為低電平。
全文摘要
本發明公開了一種不同時鐘域無毛刺時鐘切換電路的實現方法，將所有待切換的時鐘同步到同一高頻時鐘，每個同步後的待切換時鐘以原有的周期和高頻時鐘的脈衝呈現；採用第一級時鐘切換電路，在第一級時鐘選擇信號的控制下，對同步後的待切換時鐘進行門控，產生第一級門控後的待切換時鐘，將兩個經第一級門控後產生的待切換時鐘相或，產生第二級待切換時鐘；採用第二級時鐘切換電路，在第二級時鐘選擇信號的控制下，對第二級待切換時鐘進行門控，產生第二級門控後的待切換時鐘，將兩個經第二級門控後產生的待切換時鐘相或，產生第三級待切換時鐘。本發明還公開了一種不同時鐘域無毛刺時鐘切換電路。本發明能在不同時鐘域時鐘切換過程中無毛刺。
文檔編號G06F1/04GK103197728SQ20121000408
公開日2013年7月10日 申請日期2012年1月6日 優先權日2012年1月6日
發明者徐雲秀, 何玉明 申請人:上海華虹集成電路有限責任公司