一種應用於空間技術的ieee1394總線協議控制器的製作方法

2023-06-14 04:23:51 1

專利名稱：一種應用於空間技術的ieee1394總線協議控制器的製作方法
技術領域：
本實用新型涉及計算機標準串行總線一—正EE1394總線協議控制器的設計，特 別涉及一種應用於空間電子技術領域的一種應用於空間技術的正EE1394總線協議 控制器。
背景技術：
在電子系統中，為了簡化硬體電路設計、優化系統結構，常用一組線路，配置 以適當的接口電路，與各部件和外圍設備連接，這組共用的連接線路稱為總線。採 用總線結構便於部件和設備的擴充，尤其制定了統一的總線標準，更容易使不同設 備間實現互連。先進的總線技術對於提高電子系統的性能有著十分重要的影響。
在早期的太空飛行器上，並沒有使用總線結構，計算機與各個設備，以及各設備之 間的通信都由用戶自己定義，沒有統一的標準，各個電子設備單元之間的連接往往 需要大量的電纜，這樣造成的直接後果是布線複雜、電纜的體積大、重量重、功耗 高、且通信效率低。而且，由於沒有採用統一的接口標準，還會帶來很多其它的困 難和不便，如設備很難進行擴展，每增加一個設備，所有與之相關設備的軟硬體都 要進行改動；再者，由於沒有統一標準，設備的測試變得很困難，無法採用統一的 測試設備和測試方法，不便於進行設備的測試，測試的軟硬體成本也很高；另外也 不便於系統的維護和升級。
隨著電子技術的發展，太空飛行器的性能越來越高，系統變得越來越複雜，對數據 通信的要求也越來越高，為了便於進行模塊化、標準化的設計和管理，在衛星和飛 船上使用標準的總線結構來構建網絡，成了星載電子系統的必然要求和發展趨勢。
20世紀90年代以來，MIL-STD-1553B、 CAN總線技術逐步應用於太空飛行器的電 子系統，但是這些總線的速度都比較低，例如1553B的最高速率為1Mbps。隨著航 天電子技術的發展，目前使用的各種航天總線已不能滿足太空飛行器日益提高的要求， 因此，開發高速的航天數據總線迫在眉捷。
IEEE1394總線是一種商用總線，最初由Apple公司提出，目的是為實時數字數 據傳輸提供一個高速接口，主要應用於各種數字多媒體設備。正EE1394總線作為一 種成熟的商業總線，由於其自身的多種優點，世界上很多國家都對IEEE1394總線的空間應用給予了高度關注，很多空間組織都選擇了 IEEE1394總線作為其未來衛星平 臺的高速數據總線。
IEEE1394總線協議可分為三層物理層、鏈路層以及事務層。通常情況下，物 理層和鏈路層由硬體完成，而事務層主要由軟體實現。因此，將正EE1394總線應用 於航天，就必須選擇高等級的正EE1394總線協議控制晶片，以適應惡劣的空間環境， 但是由於受到西方在航天高科技領域對我國的技術和產品封鎖，滿足航天要求的 IEEE1394總線器件很難獲得。

實用新型內容
本實用新型的目的在於提供一種具有較好可移植性的應用於空間技術的 IEEE1394總線協議控制器，可以通過FPGA實現或用於ASIC流片。使用高等級FPGA 器件實現，或進行具有抗輻照工藝的ASIC流片後，該控制器可用於航天電子設備， 解決IEEE1394總線的宇航級器件不易獲取問題。
為實現上述實用新型目的，本實用新型所提供的一種應用於空間技術的 IEEE1394總線協議控制器，其特徵在於，所述的鏈路層控制器包括主機接口、鏈 路層核心模塊、數據緩衝與路由控制模塊、高速數據接口和配置寄存器；外部的CPU 通過所述的主機接口可以讀寫配置寄存器、對數據緩衝區進行存取操作；所述的數 據緩衝與路由控制模塊處於主機接口、高速數據接口和鏈路層核心模塊之間，提供 不同收發數據通道間的切換控制，所述數據緩衝與路由控制模塊中使用了兩個異步 先入先出存儲器FIFO (First In First Out)，分別用於收發數據的緩衝和跨時鐘域數 據的同步；所述的配置寄存器通過控制線和狀態線分別與鏈路層核心模塊、數據緩 衝與路由控制模塊、高速數據接口相連，用於提供對鏈路層控制器的初始配置和控 制，和對鏈路層控制器各模塊工作狀態的獲取；
所述的鏈路層核心模塊，用於實現正EE1394總線協議中鏈路層的所有功能，包 括物理層鏈路層接口、數據緩衝處理單元、數據包收發單元、循環冗餘CRC校驗 單元以及循環控制器；
所述的物理層鏈路層接口，用於提供鏈路層與物理層晶片間的標準接口；
所述的數據緩衝處理單元，用於為數據包收發模塊和物理層鏈路層接口之間的 數據傳輸提供數據緩衝功能；
所述的數據包收發單元是鏈路層核心模塊的核心，通過雙向數據線與數據緩衝 處理單元、循環冗餘校驗單元、循環控制器以及數據緩衝與路由控制模塊相連；
6所述循環冗餘(CRC)校驗單元，用於提供收發數據時的CRC校驗功能； 所述循環控制器，包括循環定時器和循環監視器，用於等時服務，循環定時
器是一個32位的定時器，用於產生125us的定時信號以及同步各節點的時間，循環 監視器用來監視循環定時器，並可以產生循環開始包和相應的總線申請；
發送數據時，所述數據包收發單元按照正EE1394的協議要求對待發送的數據包 進行組幀、CRC校驗、根據不同的數據包類型通過物理層向總線發出總線申請信號、 獲取總線後，通過物理層鏈路層接口向串行總線轉發數據包；接收到非廣播異步包 後發送確認包，如果該節點是循環控制器還會產生並發送循環開始包到總線；
接收數據時，所述數據包收發單元會接收物理層轉發的，來自串行總線的數據 包，並進行數據包的分析、地址解碼以及CRC校驗，經解碼後如果串行總線上傳輸 的數據包目的節點是本節點且CRC校驗正確，則接收該數據包，並對數據按照要求 重組後發送到數據緩衝與路由控制模塊。
所述的主機接口提供了一種通用的16位CPU接口，通過16位雙向數據總線和 一些控制線與配置寄存器、數據緩衝和路由控制模塊相連；所述主機接口的時序由 外部CPU在其提供的時鐘信號控制下完成，主機接口對配置寄存器的讀寫，以及對 數據緩衝與路由控制模塊的讀寫都與CPU提供的時鐘同步，該時鐘信號的頻率最大 可達50Mhz。
另外，為了滿足大量高速數據傳輸的需要，所述一種應用於空間技術的正EE1394 總線協議控制器還包括一個專門的高速數據接口，該高速數據接口與數據緩衝與路 由控制模塊和配置寄存器相連，用於提供鏈路層控制器直接對外部高速存儲器直接 進行存取的接口；所述高速數據接口對外部存儲器的數據寬度是16位，對內部的數 據寬度是32位，工作時鐘由鏈路層核心模塊內部的時鐘控制電路根據物理層輸入的 時鐘分頻產生。
所述的高速存儲器，包括高速FIFO和雙口 RAM，解決了等時傳輸時，大量 高速數據傳輸的瓶頸問題。
所述的數據緩衝與路由控制模塊包括異步發送FIFO，通用接收FIFO以及數 據路由單元；
所述的異步發送FIFO處於主機接口和數據路由控制模塊之間，是一個發送異步 數據包的異步FIFO，用於發送異步數據包的數據緩衝和不同時鐘域數據的同步；主 機接口在主機時鐘控制下寫入待發送數據包到異步發送FIFO,數據緩衝與路由控制模塊在內部時鐘控制下讀出數據，異步發送FIFO的深度為512，數據寬度為32位；
所述的通用接收FIFO位於主機接口和數據路由單元之間，是一個可以接收所有 類型數據包的，深度512，寬度32位的異步FIFO，其功能與異步發送FIFO相似， 但數據方向相反；
所述數據路由單元用於路由控制，輸入輸出的數據總線寬度皆為32位，其一端 與鏈路層核心模塊相連，另一端與發送接收FIFO以及高速數據接口相連；接收數據 時，數據路由單元根據配置寄存器的控制位，控制數據輸出到通用接收FIFO或高速 數據接口；發送數據時，根據相應的控制位從發送FIFO或高速數據接口中讀取數據 輸出到鏈路層核心模塊。
所述的配置寄存器，包括若干32位的寄存器組，該寄存器組用於提供對鏈路層 控制器的控制，以及提供鏈路層控制器的工作狀態。
所述的循環定時器是一個32位的定時器，其功能和格式都兼容IEEE1394總線 協議。
所述的物理層鏈路層接口的信號的定義與時序關係符合IEEE1394總線協議，使 用的信號包括7位雙向數據線D，兩位雙向控制線Ctl，鏈路層請求信號Lreq，鏈 路層電源狀態信號LPS，鏈路層開啟信號LinkOn， 50Mhz的時鐘信號Sclk;其中， 50Mhz的時鐘Sclk是鏈路層控制器的基礎工作時鐘，除主機接口和配置寄存器的讀 寫外，其它所有模塊都工作在該時鐘或以該時鐘為基礎衍生出的時鐘控制下。
所述的物理層鏈路層接口採用了容錯設計，用於針對控制信號Ctl可能出現的各 種錯誤進行分析和處理。這樣避免了物理層到鏈路層傳輸的控制信號中出現一位誤 碼可能造成的嚴重錯誤。
所述的鏈路層控制器使用VerilogHDL語言描述實現，採用時序邏輯設計，各個 模塊都同步到相應的工作時鐘。
在發送數據包時，通過主機接口或高速數據接口寫入指定格式的數據包到數據 緩衝與路由控制模塊；通過數據緩衝與路由控制模塊的異步FIFO實現數據的緩衝、 多時鐘域數據的同步以及數據路由的控制，然後進入鏈路層核心部分；在鏈路層核 心部分，按照IEEE1394協議中不同類型數據包的格式進行數據的組幀，以及CRC 校驗，通過物理層鏈路層接口向串行總線發出相應類型的總線仲裁申請，獲取總線 的控制權後，開始通過與物理層的接口按照指定的速度(100Mpbs、 200Mpbs或400Mpbs)轉發數據包到串行總線；發送數據結束後，如果發送的是非廣播異步包， 則等待目的節點返回的確認包。
在接收數據包時，通過物理層鏈路層接口接收在串行總線上傳輸的數據包，在 鏈路層核心模塊對接收的數據包進行地址和數據包類型的解碼，如果該數據包的目 的節點不是本節點，則放棄數據包的接收；否則開始接收數據包並進行CRC校驗(如 校驗錯誤則放棄數據包的接收)，把接收的數據按照指定的格式輸出到數據緩衝與 路由控制模塊，在該模塊中完成多時鐘域數據的同步和緩衝，並根據路由控制，通 過主機接口或高速數據接口輸出數據到事務層或應用程式；如果接收到的是非廣播 異步包，在接收完數據包後，鏈路層核心模塊會返回一個確認包到串行總線。
本實用新型具有下列優點-
該鏈路層控制器設計中引入了容錯設計，保證了該鏈路層控制器具有較高的可 靠性。
本實用新型的一種應用於空間技術的IEEE1394總線協議控制器與正EE1394總 線協議規範完全兼容，支持100Mbps、 200Mbps和400Mbps的數據傳輸率，整個設 計使用VerilogHDL語言描述實現，採用時序邏輯設計的思想，所有模塊的設計都同 步到相應的工作時鐘，保證了設計的高性能。在設計中沒有使用針對某種FPGA的 特殊資源，因此，該鏈路層控制器具有很好的通用性，不依賴於某種具體型號的 FPGA，也可以用於ASIC流片生產。
利用本實用新型的鏈路層控制器在宇航級的FPGA中實現，或者利用抗輻照和 高可靠工藝的ASIC流片，可以解決IEEE1394總線應用於我國航天任務時高等級器 件不易獲取問題。


圖1為本實用新型的IEEE1394鏈路層控制器的系統組成示意圖； 圖2為本實用新型的數據緩衝與路由控制模塊的組成結構圖； 圖3為本實用新型的鏈路層核心模塊的組成結構圖4為鏈路層物理層接口中容錯設計的流程圖。
具體實施方式

下面參照附圖對本實用新型進行詳細說明。
如圖1所示，本實用新型共由5個基本模塊組成主機接口、高速數據接口、 數據緩衝與路由、鏈路層核心模塊以及配置寄存器。
主機接口部分提供了一種通用的16位CPU接口，通過該接口可以實現與不同 CPU的時序配合。主機接口模塊在內部通過16位雙向數據總線以及一些控制線與配 置寄存器、數據緩衝和路由控制模塊相連。外部的CPU使用該接口可以讀寫鏈路層
控制器內部的配置寄存器、對數據緩衝區進行存取操作寫入待發送的數據包或讀
取接收到的數據包。主機接口的時序由外部CPU在其提供的時鐘信號控制下完成， 因此主機接口對配置寄存器的讀寫，以及對數據緩衝與路由控制模塊的讀寫都與外 部CPU提供的時鐘同步，該時鐘信號的頻率最大可達50Mhz。
高速數據接口通過32位的雙向數據總線與數據緩衝與路由控制模塊相連，提供 了一個鏈路層控制器對外部高速存儲器直接進行存取的接口 ，該接口可以直接存取 外部的高速存儲器，包括高速FIFO，雙口RAM等，解決了等時傳輸時，大量高速 數據的傳輸瓶頸問題。高速數據接口對外(外部存儲器)的數據寬度是16位，對內 (數據緩衝與路由控制模塊)的數據寬度是32位，工作時鐘由鏈路層控制器內部的 時鐘控制電路根據物理層輸入的時鐘產生。
如圖2所示，數據緩衝與路由控制模塊一端與主機接口和高速數據接口部分相 連，另一端與鏈路層核心部分相連，同時受到配置寄存器的控制。數據緩衝與路由 控制模塊由3部分組成異步發送FIFO，通用接收FIFO以及數據路由模塊。數據 路由模塊的功能是路由控制，輸入輸出的數據總線寬度為32位，其一端與鏈路層核 心部分相連，另一端與發送接收FIFO以及高速數據接口相連。接收數據時數據路由 模塊根據配置寄存器的控制位，控制數據輸出到通用接收FIFO或高速數據接口；發 送數據時，根據相應的控制位從發送FIFO或高速數據接口中讀取數據輸出到鏈路層 核心部分。異步發送FIFO處於主機接口和路由控制之間，是一個異步FIFO，提供 的功能是數據緩衝以及不同時鐘域數據的同步。主機接口在主機時鐘控制下寫入數 據到FIFO，路由控制模塊在內部時鐘控制下讀出數據，FIFO的深度為512，數據寬 度為32位。通用接收FIFO位於主機接口和數據路由模塊之間，是一個深度512， 寬度32位的異步FIFO，提供的功能與異步發送FIFO相似，但數據方向相反。
如圖3所示，鏈路層核心部分實現IEEE1394總線協議中鏈路層的所有功能，包 括物理層鏈路層接口、數據緩衝處理、數據包收發模塊、CRC校驗模塊以及循環控制器等模塊。
物理層鏈路層接口部分提供與物理層晶片的標準接口，該接口信號的定義與時 序關係符合正EE1394總線協議，使用的信號有7位雙向數據線D，兩位雙向控制 線Ctl，鏈路層請求信號Lreq，鏈路層電源狀態信號LPS，鏈路層開啟信號LinkOn， 50Mhz的時鐘信號Sclk等。其中，50Mhz的時鐘Sclk是鏈路層控制器的基礎工作時 鍾，除主機接口部分和配置寄存器的讀寫外，其它所有模塊都使用該時鐘或以該時 鍾為基礎衍生出的時鐘。為了提高該實用新型鏈路層控制器的可靠性，在物理層鏈 路層接口設計中採用了容錯設計，其主要功能是避免物理層到鏈路層的傳輸過程中 控制信號出現一位誤碼時，可能造成的錯誤，在設計中針對控制信號Ctl可能出現的 各種錯誤進行了分析和處理。
如圖4所示，處理流程如下
Stepl:接收Ctl信號，並判斷其值；
Step2:若Ct卜00B，則轉到Stepl，否則繼續；
Step3:若Ctl-01B，則連續接收數據線D上的數據，直至該狀態(CtlK)lB)結 束，然後轉到Stepl，否則繼續；
Step4:判斷Ctl是否10B，是則轉到Step7，否則繼續；
Step5:判斷鏈路層控制器是否發出了總線申請？否轉到Stepl，是則繼續；
Step6:接管總線，發送數據包，發送結束後，返回到Stepl;
Step7:判斷數據線的值是否為FFH 否轉到Stepl，是則繼續；
Step8:接收當前的數據，進入下一個時鐘周期，繼續；
Step9: Ctl的值是否OOB，否轉到Step8，是繼續；
SteplO:判斷是否接收到完整的4位元組數據，否轉到Step8，是則返回Stepl。
其中，數據緩衝處理模塊是一個異步FIFO提供數據緩衝功能。
數據包的收發模塊是鏈路層核心部分的核心，通過雙向數據線與數據緩衝處理 模塊、CRC模塊、循環控制器模塊以及數據緩衝與路由控制模塊相連。發送數據時 該模塊主要提供功能是按照正EE1394的協議要求對待發送的數據包進行組幀、 CRC校驗、根據不同的數據包類型通過物理層向總線發出總線仲裁信號、接收到非 廣播異步包後發送確認包，如果該節點是循環控制器還會產生並發送循環開始包到 總線。接收數據時，數據包收發模塊會接收物理層轉發的來自串行總線的數據包， 並進行數據包的分析、地址解碼以及CRC校驗。經解碼後如果串行總線上傳輸的數據包目的節點是本節點且CRC校驗正確，則接收該數據包，並對數據按照要求重組 後發送到數據緩衝與路由控制模塊。
CRC模塊提供收發數據時的循環冗餘校驗功能，發送數據包時，根據需要分別 對數據包頭和數據負載部分進行CRC校驗，產生校驗碼；接收數據包時，對接收的
數據進行校驗，並判斷校驗結果是否正確。
循環控制器由循環定時器和循環監視器組成，循環定時器是一個32位的定時器， 其功能和格式都兼容正EE1394總線協議。如果鏈路層控制器所處的節點是根節點， 循環監視器會每125us發出一個發送循環開始包的申請，並向數據收發模塊提供循 環開始包所需的數據。
配置寄存器部分提供了若干個32位的寄存器組，該寄存器組的作用是提供對鏈 路層控制器的控制，同時提供鏈路層控制器的一些工作狀態。配置寄存器一端與主 機接口相連，通過主機接口可以讀寫的配置寄存器的控制位和狀態位。另外配置寄 存器還和鏈路層控制器中的其它部分相連，用來實施控制和獲取狀態。例如可以通 過配置寄存器來選擇發送的數據來自主機接口還是高速數據接口 ，返回確認包的類 型等；也可以通過配置寄存器來獲取數據包發送的狀態，FIFO中的數據量等。
權利要求1、一種應用於空間技術的IEEE1394總線協議控制器，其特徵在於，所述的鏈路層控制器包括主機接口、鏈路層核心模塊、數據緩衝與路由控制模塊、高速數據接口模塊和配置寄存器；外部CPU通過所述的主機接口可以讀寫配置寄存器、存取數據緩衝與路由控制模塊中的數據緩衝區；所述的數據緩衝與路由控制模塊處於鏈路層核心模塊和主機接口及高速數據接口之間，用於提供不同收發數據通道間的切換控制，其中，所述的數據緩衝與路由控制模塊還使用了兩個異步先入先出存儲器，分別用於收發數據的緩衝和跨時鐘域數據的同步；所述的配置寄存器用於提供對鏈路層核心模塊、數據緩衝與路由控制模塊的初始配置和控制，通過所述的主機接口讀寫配置寄存器來實施控制和獲取鏈路層控制器各模塊的工作狀態；所述的鏈路層核心模塊，用於實現IEEE1394總線協議中鏈路層的所有功能，包括物理層鏈路層接口、數據緩衝處理單元、數據包收發單元、循環冗餘校驗單元以及循環控制器；所述的物理層鏈路層接口，用於提供IEEE1394總線協議規定的鏈路層與物理層間的標準接口；所述的數據緩衝處理單元，使用一個異步先入先出存儲器為收發數據包提供數據緩衝功能；所述的數據包收發單元是鏈路層核心模塊的核心，通過雙向數據線與數據緩衝處理單元、循環冗餘校驗單元、循環控制器以及數據緩衝與路由控制模塊相連；所述循環冗餘校驗單元，用於提供收發數據時的循環冗餘校驗功能；所述循環控制器，包括循環定時器和循環監視器，用於等時服務。
2、 根據權利要求1所述的正EE1394總線協議控制器，其特徵在於，所述的主 機接口提供了一種通用的16位CPU接口，通過16位雙向數據總線和若干地址線和 控制線與配置寄存器、數據緩衝和路由控制模塊相連，實現與事務層的接口，完成 數據收發處理；所述的主機接口的時序由外部的CPU在其提供的時鐘信號控制下完成，主機接 口對配置寄存器的讀寫，以及對數據緩衝與路由控制模塊的讀寫都與CPU提供的時 鍾同步，該時鐘信號的頻率最大可達50Mhz。
3、 根據權利要求1所述的IEEE1394總線協議控制器，其特徵在於，所述高速 數據接口一種應用於空間技術的IEEE1394總線協議控制器和主機接口並列，用於提 供鏈路層控制器直接對外部高速存儲器直接進行存取的接口，該高速數據接口與數據緩衝與路由控制模塊和配置寄存器相連；所述高速數據接口對外部存儲器的數據寬度是16位，對內部的數據緩衝與路由 控制模塊的數據寬度是32位，工作時鐘由物理層輸入的時鐘分頻產生。
4、 根據權利要求3所述的IEEE1394總線協議控制器，其特徵在於，所述的高 速存儲器包括高速先入先出存儲器和雙口隨機存儲器。
5、 根據權利要求1所述的正EE1394總線協議控制器，其特徵在於，所述的數 據緩衝與路由控制模塊包括異步發送先入先出存儲器，通用接收先入先出存儲器 以及數據路由單元；所述的異步發送先入先出存儲器處於主機接口和數據路由單元之間，是一個發 送異步數據包的異步先入先出存儲器，用於發送異步數據包的數據緩衝以及不同時 鍾域數據的同步；主機接口在主機時鐘控制下寫入待發送數據包到異步發送先入先 出存儲器，數據緩衝與路由控制模塊在內部時鐘控制下讀出數據，異步發送先入先 出存儲器的深度為512，數據寬度為32;所述的通用接收先入先出存儲器位於主機接口和數據路由單元之間，是一個可 以接收所有類型數據包的，深度512，寬度32位的異步先入先出存儲器，其功能與 異步發送先入先出存儲器相似，但數據方向相反；所述數據路由單元用於路由控制，輸入輸出的數據總線寬度皆為32位，其一端 與鏈路層核心模塊相連，另一端與發送接收先入先出存儲器以及高速數據接口相連。
6、 根據權利要求1所述的IEEE1394總線協議控制器，其特徵在於，所述的配 置寄存器，包括若干32位的寄存器組，該寄存器組用於提供對鏈路層控制器中各個 模塊的控制，以及提供鏈路層控制器的工作狀態。
7、 根據權利要求1所述的IEEE1394總線協議控制器，其特徵在於，所述的循 環定時器是一個32位的定時器，用於產生125us的定時信號以及同步各節點的時間；所述的循環監視器用來監視循環定時器，並可以產生循環開始包和相應的總線 申請。
8、 根據權利要求1所述的正EE1394總線協議控制器，其特徵在於，所述的物 理層鏈路層接口的信號定義與時序關係符合正EE1394總線協議，使用的信號包括 7位雙向數據線D，兩位雙向控制線Ctl，鏈路層請求信號Lreq，鏈路層電源狀態信號LPS，鏈路層開啟信號LinkOn， 50Mhz的時鐘信號Sclk;其中，50Mhz時鐘Sclk是鏈路層控制器的基礎工作時鐘，除主機接口和配置寄 存器的讀寫外，其它所有模塊都工作在該時鐘或以該時鐘為基礎衍生出的時鐘控制 下。
9、 根據權利要求1所述的IEEE1394總線協議控制器，其特徵在於，所述的物 理層鏈路層接口採用了容錯設計，用於針對控制信號Ctl可能出現的各種錯誤進行分 析和處理。
10、 根據權利要求1所述的IEEE1394總線協議控制器，其特徵在於，所述的鏈 路層控制器使用VerilogHDL語言描述實現，採用時序邏輯設計，各個模塊都同步到 相應的工作時鐘。
專利摘要本實用新型涉及一種應用於空間技術的IEEE1394總線協議控制器，包括主機接口、鏈路層核心模塊、數據緩衝與路由控制模塊、高速數據接口模塊和配置寄存器；外部CPU通過所述的主機接口可以讀寫配置寄存器、存取數據緩衝與路由控制模塊中的數據緩衝區；所述的數據緩衝與路由控制模塊處於鏈路層核心模塊和主機接口及高速數據接口之間，用於提供不同收發數據通道間的切換控制；所述的數據緩衝與路由控制模塊還使用了兩個異步先入先出存儲器，分別用於收發數據的緩衝和跨時鐘域數據的同步；所述的配置寄存器用於提供對鏈路層核心模塊、數據緩衝與路由控制模塊的初始配置和控制，通過所述的主機接口讀寫配置寄存器來實施控制和獲取鏈路層控制器各模塊的工作狀態。
文檔編號H04L12/40GK201355815SQ20082023388
公開日2009年12月2日 申請日期2008年12月26日 優先權日2008年12月26日
發明者凡啟飛, 周慶瑞, 孫輝先, 松 曹, 陳曉敏 申請人:中國科學院空間科學與應用研究中心