循環時間數字轉換器的製造方法
2023-06-14 04:17:46 3
循環時間數字轉換器的製造方法
【專利摘要】本發明涉及微電子學的模擬集成電路設計領域，為進一步增加傳統TDC的輸入範圍，使TDC在較大輸入範圍下仍能保持線性特性以及降低設計匹配要求，提出一種循環時間數字轉換器（Cyclic?TDC）。為達到上述目的，本發明採用的技術方案是，循環時間數字轉換器，輸入的兩個時間信號差值經過子TDC轉換對應的數字碼，子TDC轉換得到的時間餘量再由時間乘2放大器進行放大，放大後的時間餘量再由多路選擇器再次進入子TDC進行量化，此循環轉換過程進行到需要的精度；轉換完的數字碼通過讀出電路進行錯位相加，得到的最後數字碼由讀出電路輸出，從而完成時間信號到數字碼的轉換。本發明主要應用於模擬集成電路設計。
【專利說明】循環時間數字轉換器
【技術領域】
[0001]本發明涉及微電子學的模擬集成電路設計領域，特別涉及一種循環時間數字轉換器(Cyclic TDC)o
技術背景
[0002]時間數字轉換器(Time to digital convertor, TDC)廣泛應用在很多應用中，例如數字/模擬鎖相環中的相位和頻率檢測。在最近的研究中，TDC被應用在基於時間域的ADC中，來實現時間量到數字量得轉換。現有的TDC類型包括計數器結構、延遲線結構、時間縮減結構和Vernier結構等。
[0003]上述技術至少存在以下缺點和不足:
[0004]傳統提出的時間數字轉換器的輸入範圍都只有幾十到幾百皮秒，因為只有在這個範圍內才能保證TDC結構的線性轉換輸出。除此之外，延遲線的或時間縮減結構的TDC需要大量的延遲單元，這不僅會消耗過多的晶片面積，而且對於延遲單元間的匹配有較高要求，器件間的不匹配會導致轉換特性的惡化。
【發明內容】
[0005]為克服現有技術的不足，本發明旨在進一步增加傳統TDC的輸入範圍，使TDC在較大輸入範圍下仍能保持線性特性以及降低設計匹配要求，提出一種循環時間數字轉換器(Cyclic TDC)。為達到上述目的，本發明採用的技術方案是，循環時間數字轉換器，輸入的兩個時間信號差值經過子TDC轉換對應的數字碼，子TDC轉換得到的時間餘量再由時間乘2放大器進行放大，放大後的時間餘量再由多路選擇器再次進入子TDC進行量化，此循環轉換過程進行到需要的精度；轉換完的數字碼通過讀出電路進行錯位相加，得到的最後數字碼由讀出電路輸出，從而完成時間信號到數字碼的轉換。
[0006]時間乘2放大器的電路結構:兩個時間信號分別輸入到兩個D觸發器的elk輸入端，D觸發器的D輸入端與高電平VDD相連，兩個D觸發器的Q輸出端分別和二輸入與非門的輸入端及二輸入異或門輸入端相連；二輸入與非門的輸出端連接兩個D觸發器的復位端RN; 二輸入異或門輸出端連接多路選擇器的控制端S，S連接第三個D觸發器的Clk輸入端，第三個D觸發器的D輸入端連接高電平VDD，電容復位的反向信號連接第三個D觸發器的復位端RN ；電流源Ia的流入端與多路選擇器的I端相連，電流源Ia流出端和高電平VDD相連；電流源Ib的流出端與多路選擇器的0端相連，電流源Ib流入端和低電平VSS相連；多路選擇器的輸出端和電容C的一端相連，電容C的另一端接參考電平VCM ;電容的復位開關和比較器的兩個輸入端分別跨接在電容C的兩端。
[0007]讀出電路結構為:RSD_clk連接D觸發器鏈和半加器鏈的Clk時鐘輸入端，D觸發器鏈的輸入端接高電平VDD ;D觸發器鏈的輸出端信號和經Delay和反相器後的信號做與運算，進而形成Reg_clk信號；Reg_clk信號經反相器後形成rst復位信號；Reg_clk信號還作為REG寄存器的觸發信號；RSD_Rst和rst進行與運算後作為D觸發器鏈和半加器鏈的復位信號；C0C1分別連接在半加器鏈的第一個和第二個單元的輸入端；D0-D7連接REG寄存器的輸入端。
[0008]子TDC的構成為:多路選擇器、D觸發器、延時單元、相位檢測器、子DTC即數字到時間轉換器、與門；TDC轉換結束信號、TDC全局復位信號分別連接第一個與門的輸入端，第一個與門的輸出端接第一個D觸發器的使能端，第一 TDC復位信號連第一個D觸發器的elk端，第一個D觸發器的Q端連接多路選擇器控制端，多路選擇器輸出端連接第二個D觸發器的elk端，第一 TDC復位信號連第二個D觸發器的使能端，第二個D觸發器的Q端經串接的兩個延時單元連接到子DTC的T1+D端，第二個D觸發器的Q段連接到子DTC的T1端，第一相位檢測器Q端連接子DTC的CH端，第一相位檢測器elk端連接在串接的兩個延時單元中間，第一相位檢測器D端連接子DTC的T2端；第二個與門、第二 TDC復位信號、第三個D觸發器、第四個D觸發器、第二 TDC復位信號、串接的另外兩個延時單元、第二相位檢測器組成與第一個與門、第一 TDC復位信號、第一個D觸發器、第二個D觸發器、第一 TDC復位信號、串接的兩個延時單元、第一相位檢測器相對稱的結構。
[0009]本發明具備下列技術效果:
[0010]本發明實施例提供了一種循環時間數字轉換器(Cyclic TDC)電路，與傳統TDC電路相比，採用了電容-比較器TDA的Cyclic TDC具有較大的輸入範圍，由於轉換級的循環使用，能獲得良好的線性度以及對設計要求低的特點，並且進一步降低了對器件間匹配度的要求。上述電路和具體的實現方法，實現了對輸入時間信號的數字轉換，滿足了實際應用中的需要，可以作為時域ADC中TDC電路很好的替換選擇。
【專利附圖】
【附圖說明】
[0011]圖1是本發明提供的循環時間數字轉換器電路原理示意圖；
[0012]圖2是本發明提供的循環時間數字轉換器電路時序圖；
[0013]圖3是DTC電路示意圖；
[0014]圖4是本發明提供的時間乘2放大器電路原理示意圖；
[0015]圖5是本發明提供的時間乘2放大器電路時序圖；
[0016]圖6是本發明提供的讀出電路原理示意圖；
[0017]圖7是循環時間數字轉換器原理框圖。
[0018]附圖中，各標號所代表的部件列表如下:
[0019]VDD:高電平；VSS:低電平；VCM:參考電壓；
[0020]Tinl:輸入時間信號I ;Tin2:輸入時間信號2 ； Toutl:輸出時間信號I ;
[0021]Ttjut2:輸出時間信號2 ; Resetl: TDC復位信號I ; Reset2: TDC復位信號2 ;
[0022]S:多路選擇器控制端；Ia:電流源a ;Ib:電流源b ；
[0023]Rst:電容復位開關；PD:相位檢測器；Reg:寄存器；
[0024]MUX:多路選擇器；DTC:數字時間轉換器；RSD_T0P:讀出電路；
[0025]Tref:延時單元；Time Amp2X:時間乘2放大器；
[0026]C0C1:1.5bit轉換碼值；Read:轉換讀出信號；0utput〈7:0>:碼值輸出端；
[0027]Finish_Rst:TDC轉換結束信號； TDC_Rst: TDC全局復位信號；
[0028]RSD_clk:讀出電路時鐘信號； RSD_Rst:讀出電路復位信號；[0029]Reg_clk:寄存器時鐘信號；rst:單次轉換完成復位信號。
【具體實施方式】
[0030]為了增加傳統TDC的輸入範圍，在較大輸入範圍內保持線性並且降低設計要求。本發明提供了一種循環時間數字轉換器電路，詳見下文描述:
[0031]參見圖1，循環時間數字轉換器實現電路框圖包括:多路選擇器、D觸發器、延時單元、相位檢測器、子DTC (數字到時間轉換器)、讀出電路、時間放大器、非門、與門等。
[0032]Cyclic TDC採用對稱結構，對稱結構可以獲得類似於Cyclic ADC的算法並消除匹配誤差以獲得良好的線性度。多路選擇器選擇初始時間信號和餘差信號。ro相位檢測器比較Inl和Inl經過延時單元後的相位差。比較的結果作為DTC輸入進行進一步轉換。
[0033]DTC的原理電路圖參見圖3。Tinl (Tin2)與Tinl+0.5TE (Tin2+0.5TE)分別和多路選擇器的輸入端相連。CH (CL)控制多路選擇器的選擇端。CH和CL經過非門、與門運算後輸出轉換碼值C0、C1。多路選擇器的輸出端經過延時單元與邏輯單元後產生復位信號Resetl(Reset2)。多路選擇器的輸出端作於時間餘量輸出端與時間乘2放大器的輸入端相連。
[0034]時間乘2放大器的電路結構參見圖4，兩個時間信號分別輸入到兩個D觸發器的elk輸入端。D觸發器的D輸入端與高電平VDD相連，兩個D觸發器的Q輸出端分別和二輸入與非門的輸入端及二輸入異或門輸入端相 連。二輸入與非門的輸出端連接兩個D觸發器的復位端RN。二輸入異或門輸出端連接多路選擇器的控制端S，S連接第三個D觸發器的Clk輸入端，第三個D觸發器的D輸入端連接高電平VDD，電容復位的反向信號連接第三個D觸發器的復位端RN。電流源Ia的流入端與多路選擇器的I端相連，電流源Ia流出端和高電平VDD相連。電流源Ib的流出端與多路選擇器的0端相連，電流源Ib流入端和低電平VSS相連。多路選擇器的輸出端和電容C的一端相連，電容C的另一端接參考電平VCM。電容的復位開關和比較器的兩個輸入端分別跨接在電容C的兩端。
[0035]讀出電路原理圖參見圖6。RSD_clk連接D觸發器鏈和半加器鏈的Clk時鐘輸入端，D觸發器鏈的輸入端接高電平VDD。D觸發器鏈的輸出端信號和經Delay和反相器後的信號做與運算，進而形成Reg_clk信號。Reg_clk信號經反相器後形成rst復位信號。Reg_elk信號還作為REG寄存器的觸發信號。RSD_Rst和rst進行與運算後作為D觸發器鏈和半加器鏈的復位信號。COCl分別連接在半加器鏈的第一個和第二個單元的輸入端。D0-D7連接REG寄存器的輸入端。
[0036]循環時間數字轉化器電路的轉換原理類似於Cyclic ADC。轉換的原理框圖參見圖7，輸入的兩個時間信號差值經過子TDC轉換對應的數字碼，時間餘量再由時間乘2放大器進行放大。放大後的時間餘量再由多路選擇器再次進入子TDC進行量化，此循環轉換過程進行到需要的精度。轉換完的數字碼通過讀出電路進行錯位相加。得到的最後數字碼由讀出電路輸出，從而完成時間信號到數字碼的轉換。
[0037]為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明實施方式作進一步地詳細描述。
[0038]圖1顯示了 cyclic TDC的電路原理圖。圖2顯示了 cyclic TDC的時序圖。當多路選擇器MUX被電路復位信號TDC_Rst復位之後，Tinl和Tin2將分別初始化Inl和In2。Tref是延時單元，將決定cyclic TDC的量化範圍。由傳輸特性可知，Tref為0.25TR。整個cyclic TDC的轉換範圍為土TR。相位檢測器I3D將會檢測信號變化的差值。檢測Inl+Tref和In2 (或者In2+Tref和Inl)的上升沿並決定DTC的輸出。DTC電路參見圖3，當CH和CL都是高電平時，Tl和T2通過多路選擇器，其差值AT=T1-T2會進入時間差值放大器(Time Difference Amplifier, TDA)進行乘2放大；當CH和CL不相同時，多路選擇器會選擇輸出AT+0.5TR (或AT-0.5TR)，TDA對其值進行放大得到2 A T+TR (或2AT-TR)。DTC在完成時間差量的選擇後產生復位信號Rstl和Rst2。
[0039]DTC完成時間餘量的輸出。TDA對時間餘量放大後將新的時間差返回多路選擇器MUX的輸入端，進行新一輪的時間量化。轉換過程一直持續到Finish_Rst信號產生。所有的時序信號都是由初始的Tinl和Tin2時間量產生。
[0040]圖4顯示了提出的時間乘二放大器結構。圖5顯示的是其對應的時序圖。為簡化分析，忽略各級門延遲。如圖五所示，在h時刻，復位開關SKst斷開，完成採樣電容C的復位，電容電壓為VCM。在^時刻，S為高電平，多路選擇器將電流源Ia和電容C相連，電容C開始以電流固定Ia開始充電，充電過程持續到t2時刻，S變為低電平，此時得到電容C上的電壓Vs，由此得到:
【權利要求】
1.一種循環時間數字轉換器，其特徵是，輸入的兩個時間信號差值經過子TDC轉換對應的數字碼，子TDC轉換得到的時間餘量再由時間乘2放大器進行放大，放大後的時間餘量再由多路選擇器再次進入子TDC進行量化，此循環轉換過程進行到需要的精度；轉換完的數字碼通過讀出電路進行錯位相加，得到的最後數字碼。
2.如權利要求1所述的循環時間數字轉換器，其特徵是，時間乘2放大器的電路結構:兩個時間信號分別輸入到兩個D觸發器的elk輸入端，D觸發器的D輸入端與高電平VDD相連，兩個D觸發器的Q輸出端分別和二輸入與非門的輸入端及二輸入異或門輸入端相連；二輸入與非門的輸出端連接兩個D觸發器的復位端RN; 二輸入異或門輸出端連接多路選擇器的控制端S，S連接第三個D觸發器的Clk輸入端，第三個D觸發器的D輸入端連接高電平VDD，電容復位的反向信號連接第三個D觸發器的復位端RN ;電流源Ia的流入端與多路選擇器的I端相連，電流源Ia流出端和高電平VDD相連；電流源Ib的流出端與多路選擇器的O端相連，電流源Ib流入端和低電平VSS相連；多路選擇器的輸出端和電容C的一端相連，電容C的另一端接參考電平VCM ;電容的復位開關和比較器的兩個輸入端分別跨接在電容C的兩端。
3.如權利要求1所述的循環時間數字轉換器，其特徵是，讀出電路結構為:RSD_clk連接D觸發器鏈和半加器鏈的Clk時鐘輸入端，D觸發器鏈的輸入端接高電平VDD ；D觸發器鏈的輸出端信號和經Delay和反相器後的信號做與運算,進而形成Reg_clk信號；Reg_clk信號經反相器後形成rst復位信號；Reg_clk信號還作為REG寄存器的觸發信號；RSD_Rst和rst進行與運算後作為D觸發器鏈和半加器鏈的復位信號；C0C1分別連接在半加器鏈的第一個和第二個單元的輸入端；D0-D7連接REG寄存器的輸入端。
4.如權利要求1所述的循環時間數字轉換器，其特徵是，子TDC的構成為:多路選擇器、D觸發器、延時單元、相位檢測器、子DTC即數字到時間轉換器、與門；TDC轉換結束信號、TDC全局復位信號分別連接第一個與門的輸入端，第一個與門的輸出端接第一個D觸發器的使能端，第一 TDC復位信號連第一個D觸發器的elk端，第一個D觸發器的Q端連接多路選擇器控制端，多路選擇器輸出端連接第二個D觸發器的elk端，第一 TDC復位信號連第二個D觸發器的使能端，第二個D觸發器的Q端經串接的兩個延時單元連接到子DTC的T1+D端，第二個D觸發器的Q段連接到子DTC的Tl端，第一相位檢測器Q端連接子DTC的CH端，第一相位檢測器elk端連接在串接的兩個延時單元中間，第一相位檢測器D端連接子DTC的T2端；第二個與門、第二 TDC復位信號、第三個D觸發器、第四個D觸發器、第二 TDC復位信號、串接的另外兩個延時單元、第二相位檢測器組成與第一個與門、第一 TDC復位信號、第一個D觸發器、第二個D觸發器、第一 TDC復位信號、串接的兩個延時單元、第一相位檢測器相對稱的結構。
【文檔編號】H03M1/50GK103532559SQ201310500095
【公開日】2014年1月22日 申請日期:2013年10月22日 優先權日:2013年10月22日
【發明者】徐江濤, 朱昆昆, 高靜, 史再峰, 姚素英 申請人:天津大學