一種模數轉換器的控制電路及其控制方法
2023-06-14 11:11:41
專利名稱：一種模數轉換器的控制電路及其控制方法
技術領域：
本發明涉及數模混合集成電路設計領域，本發明特別適合應用在CMOS圖像傳感器列級或像素級信號處理電路中，特別涉及一種模數轉換器的控制電路及其控制方法。
背景技術：
模數轉換器ADC可完成模擬和數位訊號之間的轉換，是連接模擬世界和數字世界之間的橋梁。ADC在CMOS圖像傳感器系統中完成將反映光強變化的模擬信號轉換成為數字編碼。CMOS圖像傳感器系統中的ADC通常有以下幾種類型晶片級ADC、列級ADC和像素級 ADC。晶片級ADC即整個晶片只有一個AD轉換器，每個像素所產生的模擬輸出都要依次順序地經過這個ADC進行模數轉換。在這種結構中，ADC的轉換速度成為整個晶片處理速度的瓶頸，這就使得要想提高整個晶片的速度，就必須提高對ADC轉換速度的要求，從而增加了對ADC的設計難度。所以這種ADC結構只適應於像素陣列比較小，對CMOS圖像傳感器速度要求不太高的應用場合。列級ADC是指利用在晶片上數據傳輸可以並行的優勢，圖像傳感器陣列中每列像素或幾列像素共用一個AD轉換器。這種列級ADC具有並行處理的很多優點，它對AD轉換器速度要求不高。像素級ADC是指CMOS圖像傳感器中每個像素或者每幾個像素共用一個ADC，將 ADC集成在像素單元內。這種ADC結構是基於儘早地把模擬信號轉換為數位訊號，從而獲得高信噪比。這種結構是三種ADC結構中信噪比最高的，而且它功耗低，對ADC的速度要求也最低。但是它存在著自身無法克服的缺點，例如造成像素的填充因子低、版圖設計複雜以及對器件工作要求嚴格等。發明人在實現本發明的過程中，發現現有技術中至少存在以下缺點和不足在圖像傳感器列級或像素級讀出電路中，因像素尺寸和填充因子的限制，多選擇結構簡單的模數轉換器結構，為進一步提高模數轉換器的精度，需增加電路設計難度，同時增大模數轉換器的面積，這將進一步降低像素的填充因子。
發明內容
為了簡化電路設計、提高像素的填充因子，本發明提供了一種模數轉換器的控制電路及其控制方法，詳見下文描述一種模數轉換器的控制電路，所述控制電路包括光電信號積分階段電路和採樣階段電路，其中，所述光電信號積分階段電路包括模擬比較器、計數器和寄存器；所述採樣階段電路包括數字選擇器和模數轉換器，在光電信號積分階段，所述模擬比較器的兩輸入端分別接像素讀出信號電平和第一參考電平，所述模擬比較器的使能端和所述計數器的使能端相連；所述模擬比較器的輸出端和所述計數器的輸入端相連，時鐘信號作為所述計數器的另一輸入端；當所述像素讀
3出信號電平與所述第一參考電平相等時，所述模擬比較器翻轉並觸發所述計數器讀出，所述計數器讀出所述模擬比較器翻轉時對應的信號，所述計數器輸出信號被鎖定輸入所述寄存器中；所述寄存器對所述輸出信號進行碼制轉換，輸出高位信號；在採樣階段，所述高位信號作為控制信號和所述數字選擇器的輸入端相連，所述數字選擇器根據所述高位信號選擇量化區間中的某一子區間作為子量化區間，所述數字選擇器輸出子區間電平；所述模數轉換器的三輸入端分別接所述像素讀出信號電平、子區間電平中的高電平和子區間電平中的低電平，所述模數轉換器進行量化處理，輸出低位信號；在同步信號的作用下，所述高位信號和所述低位信號被同步讀出。所述所述高位信號作為控制信號和所述數字選擇器的輸入端相連，所述數字選擇器根據所述高位信號選擇量化區間中的某一子區間作為子量化區間具體為根據所述高位信號的位數確定所述量化區間中的子區間個數；根據所述高位信號的信號值確定所述子區間電平中的高電平和所述子區間電平中的低電平。所述模數轉換器具體為單斜模數轉換器。一種模數轉換器的控制方法，所述控制方法包括光電信號積分階段和採樣階段，所述光電信號積分階段像素讀出信號電平在積分時間內線性減小，在積分時間內當所述像素讀出信號電平與第一參考電平相等時，模擬比較器翻轉並觸發計數器讀出，所述計數器讀出所述模擬比較器翻轉時對應的信號，所述計數器輸出信號被鎖定輸入寄存器中，所述寄存器對所述輸出信號進行碼制轉換，輸出高位信號；積分結束後，TX信號置為低電平，像素傳輸門關閉，根據所述輸出信號確定信號讀取區間；根據像素輸出信號隨積分時間變化的曲線圖確定像素飽和臨界值，當所述輸出信號小於所述像素飽和臨界值時，像素飽和；所述採樣階段數字選擇器根據所述高位信號選擇量化區間中的某一子區間作為子量化區間，輸出子區間電平；模數轉換器對所述像素讀出信號電平、子區間電平中的高電平和子區間電平中的低電平進行細量化處理，獲取低位信號；在同步信號的作用下，同時輸出所述高位信號和所述低位信號。所述控制方法還包括在所述光電信號積分階段通過所述像素輸出信號隨積分時間變化的曲線圖和所述輸出信號確定像素飽和深度。本發明提供的技術方案的有益效果是本發明提供了一種模數轉換器的控制電路及其控制方法，本發明有效利用像素積分時間，通過在像素積分階段設置比較器，可判斷信號是否飽和，為積分時間自適應調節， 提供了參考；若信號未飽和，同步計數器的輸出值可判斷信號區間，同時計數器讀出信號通過簡單的數位訊號處理，可作為模數轉換結構的高位數據；本發明通過增加模擬比較器、數字計數器、寄存器和數字選擇器，在沒有增加現有ADC設計難度的前提下，實現了 ADC解析度的擴展；簡化了電路設計、提高了像素的填充因子，滿足了實際應用中的需要。
圖1為本發明提供的像素輸出信號隨積分時間變化的曲線圖2為本發明提供的光電信號積分階段電路圖；圖3為本發明提供的採樣階段電路圖；圖4為本發明提供的像素結構示意圖；圖5為本發明提供的光電信號積分階段和採樣階段組合電路圖。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明實施方式作進一步地詳細描述。為了簡化電路設計、提高像素的填充因子，本發明實施例提供了一種模數轉換器的控制電路及其控制方法，詳見下文描述一種模數轉換器的控制電路，參見圖1、圖2、圖3和圖5，該控制電路包括光電信號積分階段電路和採樣階段電路，其中，光電信號積分階段電路包括模擬比較器、計數器和寄存器；採樣階段電路包括數字選擇器和模數轉換器ADC，在光電信號積分階段，模擬比較器的兩輸入端分別接像素讀出信號電平Vin和第一參考電平Vref，模擬比較器的使能端ST和計數器的使能端相連；模擬比較器的輸出端和計數器的輸入端相連，時鐘信號Clk作為計數器的另一輸入端；當像素讀出信號電平 Vin與第一參考電平Vref相等時，模擬比較器翻轉並觸發計數器讀出，計數器讀出模擬比較器翻轉時對應的信號，計數器輸出信號被鎖定輸入寄存器中；寄存器對輸出信號進行碼制轉換，輸出高位信號D[n-l]-D[n-m-l]；在採樣階段，高位信號D [n_l]-D [η-m-l]作為控制信號和數字選擇器的輸入端相連，數字選擇器根據高位信號選擇量化區間中的某一子區間作為子量化區間，數字選擇器輸出子區間電平；模數轉換器的三輸入端分別接像素讀出信號電平Vin、子區間電平中的高電平Vrefh』和子區間電平中的低電平Vrefl』 ；模數轉換器ADC進行量化處理，輸出低位信號D[n-m-2]-DW]；在同步信號的作用下，高位信號 D[n-l]-D[n-m-l]和低位信號D[n-m-2]-DW]被同步讀出。其中，子區間電平為量化區間中某一子區間的值，參見圖1，量化區間的取值區間為Vrefl Vrefh，子區間電平的取值區間為Vrefl，-Vrefh，，Vref 1，-Vrefh'為Vrefl Vrefh中的某一子區間。其中，高位信號作為控制信號和數字選擇器的輸入端相連，數字選擇器根據高位信號D[n-l]-D[n-m-l]選擇量化區間中的某一子區間作為子量化區間具體為根據高位信號D[n-l]-D[n-m-l]的位數確定量化區間中的子區間個數，根據高位信號D[n-l]-D[n-m-l]的信號值確定子區間電平中的高電平Vrefh』和子區間電平中的低電平 Vrefl，。例如高位信號為3位，則量化區間中的子區間個數為23 = 8個，假設Vrefl = 0，Vrefh = IV，則子區間分別為:0V-0. 125V、0. 125V-0. 25V、0. 25V-0. 375V,0. 375V-0. 5V、 0. 5V-0. 625V,0. 625V-0. 75V,0. 75V-0. 875V 和 0. 875V-1V。當高位信號的信號值為 000 時， 選擇子區間OV-O. 125V，子區間電平中的高電平Vrefh』 = 0. 125V，子區間電平中的低電平 Vrefl' = 0。其中，高位信號中的最高位用於判斷輸出是否飽和，不作為輸出信號。一種模數轉換器的控制方法，參見圖1、圖4和圖5，該控制方法包括光電信號積分階段和採樣階段，詳見下文描述光電信號積分階段像素讀出信號電平Vin在積分時間內線性減小，在積分時間內當像素讀出信號電平Vin與第一參考電平Vref相等時，模擬比較器翻轉並觸發計數器讀出，計數器讀出模擬比較器翻轉時對應的信號，計數器輸出信號被鎖定輸入寄存器中，寄存器對輸出信號進行量化轉換，輸出高位信號D[n-l]-D[n-m-l]；積分結束後，TX信號置為低電平，像素傳輸門 Mt關閉，根據輸出信號確定信號讀取區間；根據像素輸出信號隨積分時間變化的曲線圖確定像素飽和臨界值，當輸出信號小於像素飽和臨界值時，像素飽和；其中，第一參考電平Vref可設為讀出信號電平區間內的某一個值，設為
權利要求
1.一種模數轉換器的控制電路，其特徵在於，所述控制電路包括光電信號積分階段電路和採樣階段電路，其中，所述光電信號積分階段電路包括模擬比較器、計數器和寄存器；所述採樣階段電路包括數字選擇器和模數轉換器，在光電信號積分階段，所述模擬比較器的兩輸入端分別接像素讀出信號電平和第一參考電平，所述模擬比較器的使能端和所述計數器的使能端相連；所述模擬比較器的輸出端和所述計數器的輸入端相連，時鐘信號作為所述計數器的另一輸入端；當所述像素讀出信號電平與所述第一參考電平相等時，所述模擬比較器翻轉並觸發所述計數器讀出，所述計數器讀出所述模擬比較器翻轉時對應的信號，所述計數器輸出信號被鎖定輸入所述寄存器中；所述寄存器對所述輸出信號進行碼制轉換，輸出高位信號；在採樣階段，所述高位信號作為控制信號和所述數字選擇器的輸入端相連，所述數字選擇器根據所述高位信號選擇量化區間中的某一子區間作為子量化區間，所述數字選擇器輸出子區間電平；所述模數轉換器的三輸入端分別接所述像素讀出信號電平、子區間電平中的高電平和子區間電平中的低電平，所述模數轉換器進行量化處理，輸出低位信號；在同步信號的作用下，所述高位信號和所述低位信號被同步讀出。
2.根據權利要求1所述的一種模數轉換器的控制電路，其特徵在於，所述所述高位信號作為控制信號和所述數字選擇器的輸入端相連，所述數字選擇器根據所述高位信號選擇量化區間中的某一子區間作為子量化區間具體為根據所述高位信號的位數確定所述量化區間中的子區間個數；根據所述高位信號的信號值確定所述子區間電平中的高電平和所述子區間電平中的低電平。
3.根據權利要求1所述的一種模數轉換器的控制電路，其特徵在於，所述模數轉換器具體為單斜模數轉換器。
4.一種模數轉換器的控制方法，其特徵在於，所述控制方法包括光電信號積分階段和採樣階段，所述光電信號積分階段像素讀出信號電平在積分時間內線性減小，在積分時間內當所述像素讀出信號電平與第一參考電平相等時，模擬比較器翻轉並觸發計數器讀出，所述計數器讀出所述模擬比較器翻轉時對應的信號，所述計數器輸出信號被鎖定輸入寄存器中，所述寄存器對所述輸出信號進行碼制轉換，輸出高位信號；積分結束後，TX信號置為低電平，像素傳輸門關閉，根據所述輸出信號確定信號讀取區間；根據像素輸出信號隨積分時間變化的曲線圖確定像素飽和臨界值，當所述輸出信號小於所述像素飽和臨界值時，像素飽和；所述採樣階段數字選擇器根據所述高位信號選擇量化區間中的某一子區間作為子量化區間，輸出子區間電平；模數轉換器對所述像素讀出信號電平、子區間電平中的高電平和子區間電平中的低電平進行細量化處理，獲取低位信號；在同步信號的作用下，同時輸出所述高位信號和所述低位信號。
5.根據權利要求4所述的一種模數轉換器的控制方法，其特徵在於，所述控制方法還包括在所述光電信號積分階段通過所述像素輸出信號隨積分時間變化的曲線圖和所述輸出信號確定像素飽和深度。
全文摘要
本發明公開了一種模數轉換器的控制電路及其控制方法，涉及數模混合集成電路設計領域，在光電信號積分階段像素讀出信號電平與第一參考電平相等時，模擬比較器翻轉並觸發計數器讀出，計數器讀出模擬比較器翻轉時對應的信號，計數器輸出信號被鎖定輸入寄存器中；寄存器對輸出信號進行碼制轉換，輸出高位信號；在採樣階段高位信號作為控制信號和數字選擇器的輸入端相連，數字選擇器根據高位信號選擇量化區間中的某一子區間作為子量化區間，數字選擇器輸出子區間電平；模數轉換器的三輸入端分別接像素讀出信號電平、子區間電平中的高電平和低電平，模數轉換器進行量化處理，輸出低位信號；在同步信號的作用下，高位信號和低位信號被同步讀出。
文檔編號H03M1/12GK102347769SQ201110139458
公開日2012年2月8日 申請日期2011年5月26日 優先權日2011年5月26日
發明者孫燁輝, 高靜 申請人:天津大學