快閃記憶體及其製造方法與操作方法

2023-06-14 11:18:06 4

專利名稱：快閃記憶體及其製造方法與操作方法
技術領域：
本發明涉及一種快閃記憶體及其製造方法與操作方法，特別是涉及一種可以避免 第二位元效應(second bit effect)以及提高元件效能的快閃記憶體及其製造方法與操作 方法。
背景技術：
非易失性記憶體由於具有存入的資料在斷電後也不會消失的優點，因此許多電 器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。特別是，快閃記憶體 (flash memory)由於具有可多次進行資料的存入、讀取、抹除等操作，所以已成為個人電腦 和電子設備所廣泛採用的一種記憶體元件。氮化物快閃記憶體(nitride-based flash memory)為目前常見的一種快閃記憶 體。在氮化物快閃記憶體中，利用由氧化物層-氮化物層-氧化物層所構成的電荷捕捉結 構(即熟知的ONO層)可儲存二位元的資料。一般來說，二位元的資料可分別儲存於電荷 捕捉結構中的氮化物層的左側(即左位元)或右側(即右位元)。然而，在氮化物快閃記憶體中存在著第二位元效應，即當對左位元進行讀取操作 時，會受到右位元的影響，或當對右位元進行讀取操作時，會受到左位元的影響。此外，隨著 記憶體尺寸逐漸縮小，第二位元效應更為顯著，因而影響了記憶體的操作裕度(operation window)與元件效能。由此可見，上述現有的快閃記憶體及其製造方法與操作方法在方法及使用上，顯 然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不 費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發展完成，而一般又沒有適 切的製造方法及操作方法能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如 何能創設一種新的快閃記憶體及其製造方法與操作方法，實屬當前重要研發課題之一，亦 成為當前業界極需改進的目標。

發明內容
本發明的目的在於，提供一種快閃記憶體，其可以避免在操作時產生第二位元效應。本發明的另一目的在於，提供一種快閃記憶體的製作方法，其可製造具有較大操 作裕度的快閃記憶體。本發明的再一目的在於，提供一種快閃記憶體的操作方法，其可以有效地提高元 件效能。本發明的目的及解決其技術問題是採用以下技術方案來實現的。依據本發明提出 的一種快閃記憶體，其包括一基底，具有一突起部分；一電荷捕捉結構，配置於該基底上； 一第一柵極與一第二柵極，分別配置於該突起部分二側的該電荷捕捉結構上，其中該第一 柵極與該第二柵極的頂面低於位於該突起部分的頂部上的該電荷捕捉結構的頂面；一第三柵極，配置於位於該突起部分的頂部上的該電荷捕捉結構上；以及一第一摻雜區與一第二 摻雜區，分別配置於該突起部分二側的該基底中。本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。前述的快閃記憶體，其更包括一介電層，配置於該第一柵極與該第三柵極之間以 及該第二柵極與該第三柵極之間。本發明的目的及解決其技術問題還採用以下技術方案來實現。依據本發明提出的 一種快閃記憶體的製造方法，其包括以下步驟提供一基底；移除部分該基底，以形成一突起部分；在該突起部分二側的該基底中分別形成一 第一摻雜區與一第二摻雜區；在該基底上形成一電荷捕捉結構；在該突起部分二側的該電 荷捕捉結構上分別形成一第一導體層與一第二導體層，其中該第一導體層與該第二導體層 的頂面低於位於該突起部分的頂部上的該電荷捕捉結構的頂面；以及在位於該突起部分的 頂部上的該電荷捕捉結構上形成一第三導體層。本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。前述的快閃記憶體的製造方法，其中在形成該第一導體層與該第二導體層之後以 及在形成該第三導體層之前，更包括在該第一導體層與該第二導體層上形成一介電層。前述的快閃記憶體的製造方法，其中所述的介電層的形成方法包括在該基底上 形成一介電材料層；以及進行一平坦化工藝，以移除部分該介電材料層，直到暴露出該電荷 捕捉結構。本發明的目的及解決其技術問題另外再採用以下技術方案來實現。依據本發明 提出的一種快閃記憶體，其包括一基底，具有一突起部分；一第一柵極與一第二柵極，分 別配置於該突起部分二側的該基底上；一第三柵極，配置於該突起部分上；一第一介電層， 配置於該第三柵極與該突起部分之間；一電荷捕捉結構，配置於該第一柵極與該基底之間、 該第一柵極與該第三柵極之間、該第二柵極與該基底之間以及該第二柵極與該第三柵極之 間；以及一第一摻雜區與一第二摻雜區，分別配置於該突起部分二側的該基底中。本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。前述的快閃記憶體，其更包括一第二介電層，覆蓋該第一柵極、該第二柵極與該 第三柵極，其中該第二介電層中具有一開口，且該開口暴露出該第三柵極的至少一部分；以 及一導體層，配置於該開口中。本發明的目的及解決其技術問題另外還採用以下技術方案來實現。依據本發明提 出的一種快閃記憶體的製造方法，其包括提供一基底；在該基底上依序形成一第一介電 層與一第一導體層；移除部分該第一導體層、該第一介電層與該基底，以形成一突起結構； 在該突起結構二側的該基底中分別形成一第一摻雜區與一第二摻雜區；在該突起結構的側 壁與該基底上形成一電荷捕捉結構；以及在該突起結構二側的該電荷捕捉結構上分別形成 一第二導體層與一第三導體層。本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。前述的快閃記憶體的製造方法，其中該電荷捕捉結構、該第二導體層與該第三導 體層的形成方法包括在該基底與該突起結構的表面上形成一電荷捕捉材料層；在該基底 上形成一導體材料層，並覆蓋該電荷捕捉材料層；以及進行一平坦化工藝，以移除部分該導 體材料層與部分該電荷捕捉材料層，直到暴露出該第一導體層。
前述的快閃記憶體的製造方法，其中該電荷捕捉結構、該第二導體層與該第三導 體層的形成方法包括在該基底與該突起結構的表面上形成一電荷捕捉材料層；在該基底 上形成一導體材料層，並覆蓋該電荷捕捉材料層；進行一平坦化工藝，以移除部分該導體材 料層，直到暴露出該電荷捕捉材料層；在該基底上形成一第二介電層，並覆蓋該第一導體 層、該第二導體層與該電荷捕捉材料層；在該第二介電層與該電荷捕捉材料層中形成一開 口，以暴露出部分該第一導體層；以及在該開口中形成一第四導體層。前述的快閃記憶體的製造方法，其中在形成該第一摻雜區與該第二摻雜區之前， 更包括在該基底上形成一第二介電層，且在形成該第一摻雜區與該第二摻雜區之後，更包 括移除該第二介電層。本發明的目的及解決其技術問題另外還採用以下技術方案來實現。依據本發明提 出的一種快閃記憶體的操作方法，其包括提供一快閃記憶體，該快閃記憶體如權利要求1 所述，當進行一程序化操作時，在該第一柵極施加一第一電壓；在該第二柵極施加一第二電 壓；在該第三柵極施加一第三電壓；在該第一摻雜區施加一第四電壓；在該第二摻雜區施 加一第五電壓；在該基底施加一第六電壓。本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。前述的快閃記憶體的操作方法，其中當該程序化操作由通道熱電子注入執行時， 該第一電壓、該第二電壓與該第三電壓相同，其中該第一電壓介於9伏特至13伏特之間；該 第二電壓介於9伏特至13伏特之間；該第三電壓介於9伏特至13伏特之間；該第四電壓與 該第五電壓其中之一為0伏特，且該第四電壓與該第五電壓其中另一介於3. 5伏特至5. 5 伏特之間；該第六電壓為0伏特。前述的快閃記憶體的操作方法，其中當該程序化操作由彈道電子注入執行時，該 第一電壓與該第二電壓相同，且該第一電壓與該第二電壓大於該第三電壓，其中該第一電 壓介於9伏特至13伏特之間；該第二電壓介於9伏特至13伏特之間；該第三電壓介於1. 5 伏特至3伏特之間；該第四電壓與該第五電壓其中之一為0伏特，且該第四電壓與該第五電 壓其中另一介於3. 5伏特至5. 5伏特之間；該第六電壓為0伏特。前述的快閃記憶體的操作方法，其中在進行該程序化操作之後，更包括進行一抹 除操作，且當進行該抹除操作時，在該第一柵極施加一第七電壓；在該第二柵極施加一第八 電壓；在該第三柵極施加一第九電壓；在該第一摻雜區施加一第十電壓；在該第二摻雜區 施加一第十一電壓；在該基底施加一第十二電壓。前述的快閃記憶體的操作方法，其中當該抹除操作由能帶對能帶熱電洞執行時， 該第七電壓與該第八電壓相同，且該第十電壓與該第十一電壓相同，其中該第七電壓與該 第八電壓介於-7伏特至-9伏特之間；該第九電壓介於3伏特至5伏特之間；該第十電壓與 該第十一電壓介於4伏特至5伏特之間；該第十二電壓為0伏特。前述的快閃記憶體的操作方法，其中當該抹除操作由福勒-諾德翰姆穿隧執行 時，該第七電壓、該第八電壓與該第九電壓相同，且該第十電壓與該第十一電壓相同，其中 該第七電壓、該第八電壓與該第九電壓介於-11伏特至-15伏特之間；該第十電壓與該第 十一電壓為0伏特；該第十二電壓為0伏特。前述的快閃記憶體的操作方法，其中在進行該程序化操作之後，更包括進行一讀 取操作，且當進行該讀取操作時，在該第一柵極施加一第十三電壓；在該第二柵極施加一第
8十四電壓；在該第三柵極施加一第十五電壓；在該第一摻雜區施加一第十六電壓；在該第 二摻雜區施加一第十七電壓；在該基底施加一第十八電壓，其中該第十三電壓與該第十四 電壓其中之一介於3伏特至7伏特之間，且該第十三電壓與該第十四電壓其中另一介於8 伏特至9. 5伏特之間；該第十五電壓介於4伏特至5伏特之間；該第十六電壓與該第十七電 壓其中之一介於1伏特至1. 6伏特之間，且該第十六電壓與該第十七電壓其中另一為0伏 特；該第十八電壓為0伏特。本發明的目的及解決其技術問題另外還採用以下技術方案來實現。依據本發明提 出的一種快閃記憶體的操作方法，其包括提供一快閃記憶體，該快閃記憶體如權利要求6 所述，當進行一程序化操作時，在該第一柵極施加一第一電壓；在該第二柵極施加一第二電 壓；在該第三柵極施加一第三電壓；在該第一摻雜區施加一第四電壓；在該第二摻雜區施 加一第五電壓；在該基底施加一第六電壓。本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。前述的快閃記憶體的操作方法，其中當該程序化操作由通道熱電子注入執行時， 該第一電壓、該第二電壓與該第三電壓相同，其中該第一電壓介於9伏特至13伏特之間；該 第二電壓介於9伏特至13伏特之間；該第三電壓介於9伏特至13伏特之間；該第四電壓與 該第五電壓其中之一為0伏特，且該第四電壓與該第五電壓其中另一介於3. 5伏特至5. 5 伏特之間；該第六電壓為0伏特。前述的快閃記憶體的操作方法，其中當該程序化操作由彈道電子注入執行時，該 第一電壓與該第二電壓相同，且該第一電壓與該第二電壓大於該第三電壓，其中該第一電 壓介於9伏特至13伏特之間；該第二電壓介於9伏特至13伏特之間；該第三電壓介於1. 5 伏特至3伏特之間；該第四電壓與該第五電壓其中之一為0伏特，且該第四電壓與該第五電 壓其中另一介於3. 5伏特至5. 5伏特之間；該第六電壓為0伏特。前述的快閃記憶體的操作方法，其中在進行該程序化操作之後，更包括進行一抹 除操作，且當進行該抹除操作時，在該第一柵極施加一第七電壓；在該第二柵極施加一第八 電壓；在該第三柵極施加一第九電壓；在該第一摻雜區施加一第十電壓；在該第二摻雜區 施加一第十一電壓；在該基底施加一第十二電壓。前述的快閃記憶體的操作方法，其中當該抹除操作由能帶對能帶熱電洞執行時， 該第七電壓與該第八電壓相同，且該第十電壓與該第十一電壓相同，其中該第七電壓與該 第八電壓介於-7伏特至-9伏特之間；該第九電壓介於3伏特至5伏特之間；該第十電壓與 該第十一電壓介於4伏特至5伏特之間；該第十二電壓為0伏特。前述的快閃記憶體的操作方法，其中當該抹除操作由福勒-諾德翰姆穿隧執行 時，該第七電壓、該第八電壓與該第九電壓相同，且該第十電壓與該第十一電壓相同，其中 該第七電壓、該第八電壓與該第九電壓介於-11伏特至-15伏特之間；該第十電壓與該第 十一電壓為0伏特；該第十二電壓為0伏特。前述的快閃記憶體的操作方法，其中在進行該程序化操作之後，更包括進行一讀 取操作，且當進行該讀取操作時，在該第一柵極施加一第十三電壓；在該第二柵極施加一第 十四電壓；在該第三柵極施加一第十五電壓；在該第一摻雜區施加一第十六電壓；在該第 二摻雜區施加一第十七電壓；在該基底施加一第十八電壓，其中該第十三電壓與該第十四 電壓其中的一介於3伏特至7伏特之間，且該第十三電壓與該第十四電壓其中另一介於8伏特至9. 5伏特之間；該第十五電壓介於4伏特至5伏特之間；該第十六電壓與該第十七電 壓其中的一介於1伏特至1. 6伏特之間，且該第十六電壓與該第十七電壓其中另一為0伏 特；該第十八電壓為0伏特。本發明與現有技術相比具有明顯的優點和有益效果。藉由上述技術方案，本發明 快閃記憶體及其製造方法與操作方法至少具有下列優點及有益效果本發明實施例的快閃 記憶體具有二個側壁柵極(sidewall gate)以及位於側柵極上方的頂部柵極(top gate), 因此在進行讀取操作時，可藉由對位於非讀取側的側壁柵極施加高電壓來抑制第二位元效 應，以增加操作裕度。此外，在進行程序化操作時，可藉由對二個側壁柵極以及頂部柵極施 加適當的電壓來進行通道熱電子注入或彈道電子注入以增加程序化效率，進而提高元件效 能。綜上所述，本發明的快閃記憶體包括基底、電荷捕捉結構、第一柵極、第二柵極、第 三柵極、第一摻雜區與第二摻雜區。基底具有突起部分。電荷捕捉結構配置於基底上。第一 柵極與第二柵極分別配置於突起部分二側的電荷捕捉結構上，其中第一柵極與第二柵極的 頂面低於位於突起部分的頂部上的電荷捕捉結構的頂面。第三柵極配置於位於突起部分的 頂部上的電荷捕捉結構上。第一摻雜區與第二摻雜區分別配置於突起部分二側的基底中。 本發明在技術上有顯著的進步，具有明顯的積極效果，誠為一新穎、進步、實用的新設計。上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段， 而可依照說明書的內容予以實施，並且為了讓本發明的上述和其他目的、特徵和優點能夠 更明顯易懂，以下特舉較佳實施例，並配合附圖，詳細說明如下。


圖IA為依照本發明一實施例所繪示的快閃記憶體的剖面示意圖。圖IB為依照本發明另一實施例所繪示的快閃記憶體的剖面示意圖。圖2A至圖2D為圖IB中的快閃記憶體的製造流程剖面圖。圖3A為依照本發明一實施例所繪示的快閃記憶體的程序化操作示意圖。圖;3B為依照本發明一實施例所繪示的快閃記憶體的抹除操作示意圖。圖3C為依照本發明一實施例所繪示的快閃記憶體的讀取操作示意圖。圖4A為依照本發明又一實施例所繪示的快閃記憶體的剖面示意圖。圖4B為依照本發明再一實施例所繪示的快閃記憶體的剖面示意圖。圖5A至圖5D為圖4B中的快閃記憶體的製造流程剖面圖。IOOaUOOb,400a,400b 快閃記憶體102、402 基底104、412 電荷捕捉結構106、108、110、404、406、408 柵極112、114、414、416 摻雜區116、418:突起部分118、410、420 介電層422:開口424:導體層
500 電荷捕捉材料層502 導體材料層V1 Vw 電壓
具體實施例方式為更進一步闡述本發明為達成預定發明目的所採取的技術手段及功效，以下結合 附圖及較佳實施例，對依據本發明提出的快閃記憶體及其製造方法與操作方法其具體實施 方式、方法、步驟、特徵及其功效，詳細說明如後。圖IA為依照本發明一實施例所繪示的快閃記憶體的剖面示意圖。請參閱圖IA所 示，快閃記憶體IOOa包括基底102、電荷捕捉結構104、柵極106、108、110以及摻雜區112、 114。基底102例如為矽基底或絕緣層上有矽(silicon on insulator, SOI)基底。基底 102具有突起部分116。電荷捕捉結構104共形地(conformally)配置於基底102上。電荷 捕捉結構104例如是由底氧化物層、電荷捕捉層與頂氧化物層所構成的複合結構，例如熟 知的0N0結構，其中底氧化物層作為穿隧介電層，頂氧化物層作為電荷阻擋層。電荷捕捉層 的材料例如為氮化物或高介電常數材料(例如Hf02、Ti02、&02、Tii2O5或Al2O3)。柵極106、 108分別配置於突起部分116 二側的電荷捕捉結構104上，以作為快閃記憶體100a的側壁 柵極。柵極110配置於位於突起部分116的頂部上的電荷捕捉結構104上，以作為快閃記 憶體100a的頂部柵極。柵極106、108、110的材料例如為摻雜多晶矽。特別一提的是，柵極 106,108的頂面必須低於位於突起部分116的頂部上的電荷捕捉結構104的頂面，以避免 柵極106、108與柵極110接觸。摻雜區112、114分別配置於突起部分116 二側的基底102 中，以作為快閃記憶體100a的源極區與汲極區。在另一實施例中，為了進一步避免柵極106、108與柵極110接觸，還可以在柵極 106,108上配置介電層。圖IB為依照本發明另一實施例所繪示的快閃記憶體的剖面示意圖。在圖IB中，與 圖IA相同的元件將給予相同的標號，並省略其說明。請參閱圖IB所示，在快閃記憶體100b 中，介電層118配置於柵極106、108上。介電層118的材料例如為氧化物。進一步說，由於 柵極106與柵極110之間以及柵極108與柵極110之間配置有介電層118，因此柵極110可 以不需要被限制於僅位於突起部分116上方，還可以位於柵極106、108上方，並藉由介電層 118將柵極110與柵極106、108隔離。也就是說，在本實施例中，柵極110的形狀與尺寸可 以更不用受到限制。以下將以圖IB中的快閃記憶體100b為例來說明本發明實施例的快閃記憶體的制
造方法。圖2A至圖2D為圖IB中的快閃記憶體的製造流程剖面圖。首先，請參閱圖2A所 示，提供基底102。然後，移除部分基底102，以形成突起部分116。突起部分116的形成方 法例如是先在基底102上定義出掩膜。然後，以掩膜為罩幕，進行非等向性蝕刻工藝(即制 程，本文均稱為工藝)來移除部分基底102。之後，移除掩膜。請繼續參閱圖2A，在突起部分116 二側的基底102中分別形成摻雜區112、114。摻 雜區112、114的形成方法例如是先在基底102上共形地形成一層介電層(例如氧化層)。 然後，進行熟知的離子植入工藝，以將離子植入突起部分116 二側的基底102中。之後，移除介電層。由於在進行離子植入工藝的前基底102上已形成有一層介電層，因此在進行離 子植入工藝時可以避免基底102受到損害。請繼續參閱圖2A，在基底102上形成電荷捕捉結構104。電荷捕捉結構104的形成 方法例如是先進行熱氧化工藝或化學氣相沉積工藝，以在基底102上形成底氧化物層。然 後，進行化學氣相沉積工藝，以在底氧化物層上形成電荷捕捉層。之後，進行化學氣相沉積 工藝，以在電荷捕捉層上形成頂氧化物層。然後，請參閱圖2B，在突起部分116 二側的電荷捕捉結構104上分別形成第一導體 層(即柵極106)與第二導體層(即柵極108)，其中第一導體層與第二導體層的頂面低於 位於突起部分116的頂部上的電荷捕捉結構104的頂面。第一導體層與第二導體層的形成 方法例如是先在基底102上形成導體材料層。然後，進行平坦化工藝，以移除部分導體材料 層，直到暴露出電荷捕捉結構104。之後，進行回蝕刻工藝，以移除部分導體材料層。接著，請參閱圖2C，在第一導體層與第二導體層上形成介電層118。介電層118的 形成方法例如是先在基底102上形成介電材料層。然後，進行平坦化工藝，以移除部分介電 材料層，直到暴露出電荷捕捉結構104。之後，請參閱圖2D，在介電層118與電荷捕捉結構104上形成第三導體層(即柵極 110)，以形成快閃記憶體100b。特別一提的是，視實際需求，若需要將柵極110僅形成於位於突起部分116的頂部 上的電荷捕捉結構104上(如圖IA所示)，則可選擇性地省略圖2C所述的形成介電層118 步驟，而在形成柵極106、108之後直接在位於突起部分116的頂部上的電荷捕捉結構104 上形成柵極110。以下將以圖IB中的快閃記憶體IOOb為例來說明本發明實施例的快閃記憶體的操
作方法。圖3A為依照本發明一實施例所繪示的快閃記憶體的程序化操作示意圖。請參閱 圖3A所示，當對快閃記憶體IOOb進行程序化操作時，在柵極106施加電壓V1 ；在柵極108 施加電壓V2 ；在柵極110施加電壓V3 ；在摻雜區112施加電SV4 ；在摻雜區114施加電壓V5 ； 在基底102施加電壓\。詳細地說，欲使用通道熱電子注入來對快閃記憶體IOOb的右位元執行程序化操 作(即將電子存入右側的電荷捕捉結構104中)時，電壓\、\、V3為實質上相同的相對 高電壓，且例如介於9伏特至13伏特之間，以使垂直通道與水平通道全部為相對強地開啟 (strongly turn-on)；電壓V4例如為0伏特；電壓V5例如介於3. 5伏特至5. 5伏特之間； 電壓V6例如為0伏特。因此，電子可以在右側的垂直通道被加速，以注入右側的電荷捕捉 結構104中。同樣地，欲使用通道熱電子注入來對快閃記憶體IOOb的左位元執行程序化操 作(即將電子存入左側的電荷捕捉結構104中)時，電壓V」 V2、V3為實質上相同的相對高 電壓，且例如介於9伏特至13伏特之間，以使垂直通道與水平通道全部為相對強地開啟；電 壓V4例如介於3. 5伏特至5. 5伏特之間；電壓V5例如為0伏特；電壓V6例如為0伏特。因 此，電子可以在左側的垂直通道被加速，以注入左側的電荷捕捉結構104中。此外，欲使用彈道電子注入來對快閃記憶體IOOb的右位元執行程序化操作時，電 壓VpV2為實質上相同的相對高電壓，且大於相對低的電壓V3，其中電壓VpV2例如介於9伏 特至13伏特之間，以使垂直通道為相對強地開啟，而電壓V3例如介於1. 5伏特至3伏特之間，以使水平通道為相對弱地開啟(weekly turn-on)；電壓V4例如為0伏特；電壓V5例如 介於3. 5伏特至5. 5伏特之間；電壓V6例如為0伏特。因此，被加速的電子可以在沒有能量 損失的情況下注入右側的電荷捕捉結構104中，因而可以使程序化操作更有效率。同樣地， 欲使用彈道電子注入來對快閃記憶體IOOb的左位元執行程序化操作時，電壓Vp V2為實質 上相同的相對高電壓，且大於相對低的電壓V3，其中電壓V1J2例如介於9伏特至13伏特之 間，以使垂直通道為相對強地開啟，而電壓V3例如介於1. 5伏特至3伏特之間，以使水平通 道為相對弱地開啟；電壓V4例如介於3. 5伏特至5. 5伏特之間；電壓V5例如為0伏特；電 壓V6例如為0伏特。因此，被加速的電子可以在沒有能量損失的情況下注入左側的電荷捕 捉結構104中，因而可以使程序化操作更有效率。此外，在進行上述的程序化操作之後，還可以進一步地快閃記憶體IOOb中所儲存 的資料進行抹除操作。圖;3B為依照本發明一實施例所繪示的快閃記憶體的抹除操作示意圖。請參閱圖 3B，當對已程序化的快閃記憶體IOOb進行抹除操作時，在柵極106施加電壓V7 ；在柵極108 施加電壓V8 ；在柵極110施加電SV9 ；在摻雜區112施加電壓Vltl ；在摻雜區114施加電壓 V11 ；在基底102施加電壓V12。詳細地說，欲使用能帶對能帶熱電洞來對已程序化的快閃記憶體IOOb進行抹除 操作時，由於抹除操作是同時對左位元與右位元進行，因此會對柵極106、108施加相同的 電壓，且會對摻雜區112、114施加相同的電壓。也就是說，電壓V7與電壓V8相同，且例如介 於-7伏特至-9伏特之間；電壓Vltl與電壓V11相同，且例如介於4伏特至5伏特之間。此 外，電壓V9例如介於3伏特至5伏特之間；電壓V12例如為0伏特。因此，電洞被注入存有 電子的電荷捕捉結構104中，以與電子結合而將快閃記憶體IOOb中所儲存的資料抹除。此外，欲使用福勒-諾德翰姆穿隧來對已程序化的快閃記憶體IOOb進行抹除操作 時，會對柵極106、108、110施加相同的電壓，且會對摻雜區112、114施加相同的電壓。也就 是說，電壓V7、電壓V8與V9相同，且例如介於-11伏特至-15伏特之間；電壓Vltl與電壓V11 相同，且例如皆為0伏特。此外，電壓V12例如為0伏特。因此，電子自電荷捕捉結構104被 排出，以將快閃記憶體IOOb中所儲存的資料抹除。再者，在進行上述的程序化操作之後，也可以進一步地對快閃記憶體IOOb中所儲 存的資料進行讀取操作。圖3C為依照本發明一實施例所繪示的快閃記憶體的讀取操作示意圖。請參閱圖 3C，當對已程序化的快閃記憶體IOOb進行讀取操作時，在柵極106施加電壓V13 ；在柵極108 施加電壓V14 ；在柵極110施加電壓V15 ；在摻雜區112施加電壓Nw ；在摻雜區114施加電壓 V17 ；在基底102施加電壓Vlgo當對右位元進行讀取操作時，電壓V13例如介於8伏特至9. 5伏特之間；電壓V14 例如介於3伏特至7伏特之間；電壓V15例如介於4伏特至5伏特之間；電壓V16與電壓V17 其中任一者例如介於1伏特至1. 6伏特之間，且另一者例如為0伏特；電壓V18例如為0伏 特。由於在讀取儲存於右位元中的資料時，左位元處的柵極106被施加了相對高的電壓，因 此抑制了第二位元效應，進而增加了操作裕度。同樣地，當對左位元進行讀取操作時，電壓 V13例如介於3伏特至7伏特之間；電壓V14例如介於8伏特至9. 5伏特之間；電壓V15例如 介於4伏特至5伏特之間；電壓A6與電壓V17其中任一者例如介於1伏特至1. 6伏特之間，且另一者例如為0伏特；電壓V18例如為0伏特。由於在讀取儲存於左位元中的資料時，右 位元的柵極108被施加了相對高的電壓，因此抑制了第二位元效應，進而增加了操作裕度。本發明實施例的快閃記憶體除了具有圖IA與圖IB所示的具有三個柵極的結構之 外，還可以是其他形式的具有三個柵極的結構。圖4A為依照本發明又一實施例所繪示的快閃記憶體的剖面示意圖。請參閱圖4A， 快閃記憶體400a包括基底402、柵極404、406、408、介電層410、電荷捕捉結構412、摻雜區 414、416。基底402例如為矽基底或絕緣層上有矽基底。基底402具有突起部分418。柵 極404、406分別配置於突起部分418 二側的基底402上，以作為快閃記憶體400a的側壁柵 極。柵極408配置於突起部分418上，以作為快閃記憶體400a的頂部柵極。柵極404、406、 408的材料例如為摻雜多晶矽。介電層410配置於柵極408與突起部分418之間，以作為閘 絕緣層。介電層410的材料例如為氧化物。電荷捕捉結構412配置於柵極404與基底402 之間、柵極404與柵極408之間、柵極406與基底402之間以及柵極406與柵極408之間。 電荷捕捉結構412例如是由底氧化物層、電荷捕捉層與頂氧化物層所構成的複合結構，例 如熟知的ONO結構，其中底氧化物層作為穿隧介電層，頂氧化物層作為電荷阻擋層。摻雜區 414,416分別配置於突起部分418 二側的基底402中，以作為快閃記憶體400a的源極區與 汲極區。特別一提的是，在本實施例中，柵極404、406、408的頂面在同一水平面上，而在其 他實施例中，也可以視實際需求而使柵極404、406、408的頂面不在同一水平面上，只要柵 極404、406、408彼此不互相接觸即可。圖4B為依照本發明再一實施例所繪示的快閃記憶體的剖面示意圖。在圖4B中，與 圖4A相同的元件將給予相同的標號，並省略其說明。請參閱圖4B，在快閃記憶體400b中， 介電層420覆蓋柵極404、406、408。介電層420與電荷捕捉結構412中具有開口 422，且開 口 422暴露出柵極408的至少一部分。此外，導體層似4配置於開口 422中，以與柵極408 電性連接。也就是說，導體層4M作為接觸窗之用，以使柵極408能夠穿過介電層420而與 外部電路連接。導體層似4的材料例如為摻雜多晶矽。在本實施例中，柵極404、406的頂面 低於柵極408的頂面。當然，在其他實施例中，柵極404、406的頂面也可以是高於柵極408 的頂面，或是柵極404、406、408的頂面在同一水平面上，只要柵極404、406、408彼此不互相 接觸即可。以下將以圖4B中的快閃記憶體400b為例來說明本發明實施例的快閃記憶體的制
造方法。圖5A至圖5D為圖4B中的快閃記憶體的製造流程剖面圖。首先，請參閱圖5A，提 供基底402。然後，在基底402上依序形成介電層(未繪示)與導體層(未繪示)。介電層 的形成方法例如為熱氧化法。導體層的形成方法例如為化學氣相沉積法。接著，移除部分 導體層、介電層與基底402，以形成突起結構(包括突起部分418以及依序位於其上的介電 層410與柵極408)。移除部分導體層、介電層與基底402的方法例如是先在基底402上定 義出掩膜。然後，以掩膜為罩幕，進行非等向性蝕刻工藝來移除部分部分導體層、介電層與 基底402。之後，移除掩膜。請繼續參閱圖5A，在突起結構二側的基底402中分別形成摻雜區414、416。摻雜 區414、416的形成方法例如是先於基底402上共形地形成一層介電層(例如氧化層)。然
14後，進行熟知的離子植入工藝，以將離子植入突起結構二側的基底402中。之後，移除介電 層。由於在進行離子植入工藝的前基底402上已形成有一層介電層，因此在進行離子植入 工藝時可以避免基底402受到損害。請繼續參閱圖5A，在突起結構的側壁與基底402上形成電荷捕捉材料層500。電 荷捕捉材料層500的形成方法例如是先進行化學氣相沉積工藝，以在基底402與突起結構 的表面上形成底氧化物層。然後，進行化學氣相沉積工藝，以在底氧化物層上形成電荷捕捉 層。之後，進行化學氣相沉積工藝，以在電荷捕捉層上形成頂氧化物層。然後，請參閱圖5B，在基底402上形成導體材料層502，並覆蓋電荷捕捉材料層 500。導體材料層502例如是摻雜多晶矽層，其形成方法例如是化學氣相沉積法。接著，請參閱圖5C，進行平坦化工藝，以移除部分導體材料層502，直到暴露出電 荷捕捉材料層500。在進行平坦化工藝後，進行回蝕刻工藝，移除部分導體材料層502，以形 成柵極404、406，且使柵極404、406的頂面低於柵極408的頂面。繼的，在基底402上形成 介電層420，並覆蓋柵極404、406與電荷捕捉材料層500。介電層420的形成方法例如為化 學氣相沉積法。之後，請參閱圖5D，在介電層420與電荷捕捉材料層500中形成開口 422，以暴露 出部分柵極408，並同時形成電荷捕捉結構412。開口 422的形成方法例如是依序進行微影 工藝與蝕刻工藝，以移除部分介電層420與電荷捕捉材料層500。然後，於開口 422中形成 導體層424。導體層似4的形成方法例如是先在介電層420上形成導體材料層，並填滿開口 422。然後，進行平坦化工藝，以移除開口 422外的導體材料層。特別一提的是，若欲形成圖4A中的結構，則在圖5B所述的步驟(形成導體材料層 502)之後，直接進行平坦化工藝來移除部分導體材料層502與部分電荷捕捉材料層500，直 到暴露出柵極408，而不需進行圖5C至圖5D所述的步驟。關於圖4A中的快閃記憶體400a與圖4B中的快閃記憶體400b的操作方法，其與圖 IB中的快閃記憶體IOOb的操作方法相同，即，在對快閃記憶體400a、400b進行程序化操作 時，將電壓力、電壓V2、電壓V3、電壓V4、電壓V5、電壓V6分別施加於柵極404、柵極406、柵極 408、摻雜區414、摻雜區416、基底402 ；在對快閃記憶體400a、400b進行抹除操作時，將電 壓V7,電壓V8、電壓V9,電壓V10,電壓Vn、電壓V12分別施加於柵極404、柵極406、柵極408、 摻雜區414、摻雜區416、基底402 ；在對快閃記憶體400a、400b進行讀取操作時，將電壓V13、 電壓V14、電壓V15、電壓V16、電壓V17、電壓V18分別施加於柵極404、柵極406、柵極408、摻雜 區414、摻雜區416、基底402。綜上所述，在本發明的實施例中，由於快閃記憶體具有二個側壁柵極以及位於側 柵極上方的頂部柵極，因此在讀取儲存於快閃記憶體中的資料時，可對位於非讀取側的側 壁柵極施加高電壓以抑制第二位元效應，進而可以增加操作裕度。此外，在對本發明實施例的快閃記憶體進行程序化操作時，可對二個側壁柵極以 及頂部柵極施加適當的電壓來進行通道熱電子注入或彈道電子注入以增加程序化效率，因 而可以達到提高元件效能的目的。以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖 然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本專業的技術人 員，在不脫離本發明技術方案範圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案內容，依據本發明的技術實質對 以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。
權利要求
1.一種快閃記憶體，其特徵在於其包括 一基底，具有一突起部分；一電荷捕捉結構，配置於該基底上；一第一柵極與一第二柵極，分別配置於該突起部分二側的該電荷捕捉結構上，其中該 第一柵極與該第二柵極的頂面低於位於該突起部分的頂部上的該電荷捕捉結構的頂面； 一第三柵極，配置於位於該突起部分的頂部上的該電荷捕捉結構上；以及 一第一摻雜區與一第二摻雜區，分別配置於該突起部分二側的該基底中。
2.根據權利要求1所述的快閃記憶體，其特徵在於其更包括一介電層，配置於該第一 柵極與該第三柵極之間以及該第二柵極與該第三柵極之間。
3.一種快閃記憶體的製造方法，其特徵在於其包括以下步驟 提供一基底；移除部分該基底，以形成一突起部分；在該突起部分二側的該基底中分別形成一第一摻雜區與一第二摻雜區； 在該基底上形成一電荷捕捉結構；在該突起部分二側的該電荷捕捉結構上分別形成一第一導體層與一第二導體層，其中 該第一導體層與該第二導體層的頂面低於位於該突起部分的頂部上的該電荷捕捉結構的 頂面；以及在位於該突起部分的頂部上的該電荷捕捉結構上形成一第三導體層。
4.根據權利要求3所述的快閃記憶體的製造方法，其特徵在於其中在形成該第一導體 層與該第二導體層之後以及在形成該第三導體層之前，更包括在該第一導體層與該第二導 體層上形成一介電層。
5.根據權利要求4所述的快閃記憶體的製造方法，其特徵在於其中所述的介電層的形 成方法包括在該基底上形成一介電材料層；以及進行一平坦化工藝，以移除部分該介電材料層，直到暴露出該電荷捕捉結構。
6.一種快閃記憶體，其特徵在於其包括 一基底，具有一突起部分；一第一柵極與一第二柵極，分別配置於該突起部分二側的該基底上；一第三柵極，配置於該突起部分上；一第一介電層，配置於該第三柵極與該突起部分之間；一電荷捕捉結構，配置於該第一柵極與該基底之間、該第一柵極與該第三柵極之間、該 第二柵極與該基底之間以及該第二柵極與該第三柵極之間；以及一第一摻雜區與一第二摻雜區，分別配置於該突起部分二側的該基底中。
7.根據權利要求6所述的快閃記憶體，其特徵在於其更包括一第二介電層，覆蓋該第一柵極、該第二柵極與該第三柵極，其中該第二介電層中具有 一開口，且該開口暴露出該第三柵極的至少一部分；以及 一導體層，配置於該開口中。
8.一種快閃記憶體的製造方法，其特徵在於其包括 提供一基底；在該基底上依序形成一第一介電層與一第一導體層；移除部分該第一導體層、該第一介電層與該基底，以形成一突起結構；在該突起結構二側的該基底中分別形成一第一摻雜區與一第二摻雜區；在該突起結構的側壁與該基底上形成一電荷捕捉結構；以及在該突起結構二側的該電荷捕捉結構上分別形成一第二導體層與一第三導體層。
9.根據權利要求8所述的快閃記憶體的製造方法，其特徵在於其中該電荷捕捉結構、 該第二導體層與該第三導體層的形成方法包括在該基底與該突起結構的表面上形成一電荷捕捉材料層； 在該基底上形成一導體材料層，並覆蓋該電荷捕捉材料層；以及 進行一平坦化工藝，以移除部分該導體材料層與部分該電荷捕捉材料層，直到暴露出 該第一導體層。
10.根據權利要求8所述的快閃記憶體的製造方法，其特徵在於其中該電荷捕捉結構、 該第二導體層與該第三導體層的形成方法包括在該基底與該突起結構的表面上形成一電荷捕捉材料層； 在該基底上形成一導體材料層，並覆蓋該電荷捕捉材料層； 進行一平坦化工藝，以移除部分該導體材料層，直到暴露出該電荷捕捉材料層； 在該基底上形成一第二介電層，並覆蓋該第一導體層、該第二導體層與該電荷捕捉材 料層；在該第二介電層與該電荷捕捉材料層中形成一開口，以暴露出部分該第一導體層；以及在該開口中形成一第四導體層。
11.根據權利要求8所述的快閃記憶體的製造方法，其特徵在於其中在形成該第一摻 雜區與該第二摻雜區之前，更包括在該基底上形成一第二介電層，且在形成該第一摻雜區 與該第二摻雜區之後，更包括移除該第二介電層。
12.一種快閃記憶體的操作方法，其特徵在於其包括提供一快閃記憶體，該快閃記憶體如權利要求1所述，當進行一程序化操作時，在該第 一柵極施加一第一電壓；在該第二柵極施加一第二電壓；在該第三柵極施加一第三電壓； 在該第一摻雜區施加一第四電壓；在該第二摻雜區施加一第五電壓；在該基底施加一第六 電壓。
13.根據權利要求12所述的快閃記憶體的操作方法，其特徵在於其中當該程序化操作 由通道熱電子注入執行時，該第一電壓、該第二電壓與該第三電壓相同，其中該第一電壓介 於9伏特至13伏特之間；該第二電壓介於9伏特至13伏特之間；該第三電壓介於9伏特 至13伏特之間；該第四電壓與該第五電壓其中之一為0伏特，且該第四電壓與該第五電壓 其中另一介於3. 5伏特至5. 5伏特之間；該第六電壓為0伏特。
14.根據權利要求12所述的快閃記憶體的操作方法，其特徵在於其中當該程序化操作 由彈道電子注入執行時，該第一電壓與該第二電壓相同，且該第一電壓與該第二電壓大於 該第三電壓，其中該第一電壓介於9伏特至13伏特之間；該第二電壓介於9伏特至13伏特 之間；該第三電壓介於1. 5伏特至3伏特之間；該第四電壓與該第五電壓其中之一為0伏 特，且該第四電壓與該第五電壓其中另一介於3. 5伏特至5. 5伏特之間；該第六電壓為0伏特。
15.根據權利要求12所述的快閃記憶體的操作方法，其特徵在於其中在進行該程序 化操作之後，更包括進行一抹除操作，且當進行該抹除操作時，在該第一柵極施加一第七電 壓；在該第二柵極施加一第八電壓；在該第三柵極施加一第九電壓；在該第一摻雜區施加 一第十電壓；在該第二摻雜區施加一第十一電壓；在該基底施加一第十二電壓。
16.根據權利要求15所述的快閃記憶體的操作方法，其特徵在於其中當該抹除操作由 能帶對能帶熱電洞執行時，該第七電壓與該第八電壓相同，且該第十電壓與該第十一電壓 相同，其中該第七電壓與該第八電壓介於-7伏特至-9伏特之間；該第九電壓介於3伏特至 5伏特之間；該第十電壓與該第十一電壓介於4伏特至5伏特之間；該第十二電壓為0伏特。
17.根據權利要求15所述的快閃記憶體的操作方法，其特徵在於其中當該抹除操作由 福勒-諾德翰姆穿隧執行時，該第七電壓、該第八電壓與該第九電壓相同，且該第十電壓與 該第十一電壓相同，其中該第七電壓、該第八電壓與該第九電壓介於-11伏特至-15伏特之 間；該第十電壓與該第十一電壓為0伏特；該第十二電壓為0伏特。
18.根據權利要求12所述的快閃記憶體的操作方法，其特徵在於其中在進行該程序化 操作之後，更包括進行一讀取操作，且當進行該讀取操作時，在該第一柵極施加一第十三電 壓；在該第二柵極施加一第十四電壓；在該第三柵極施加一第十五電壓；在該第一摻雜區 施加一第十六電壓；在該第二摻雜區施加一第十七電壓；在該基底施加一第十八電壓，其 中該第十三電壓與該第十四電壓其中之一介於3伏特至7伏特之間，且該第十三電壓與該 第十四電壓其中另一介於8伏特至9. 5伏特之間；該第十五電壓介於4伏特至5伏特之間； 該第十六電壓與該第十七電壓其中之一介於1伏特至1. 6伏特之間，且該第十六電壓與該 第十七電壓其中另一為0伏特；該第十八電壓為0伏特。
19.一種快閃記憶體的操作方法，其特徵在於其包括提供一快閃記憶體，該快閃記憶體如權利要求6所述，當進行一程序化操作時，在該第 一柵極施加一第一電壓；在該第二柵極施加一第二電壓；在該第三柵極施加一第三電壓； 在該第一摻雜區施加一第四電壓；在該第二摻雜區施加一第五電壓；在該基底施加一第六 電壓。
20.根據權利要求19所述的快閃記憶體的操作方法，其特徵在於其中當該程序化操作 由通道熱電子注入執行時，該第一電壓、該第二電壓與該第三電壓相同，其中該第一電壓介 於9伏特至13伏特之間；該第二電壓介於9伏特至13伏特之間；該第三電壓介於9伏特 至13伏特之間；該第四電壓與該第五電壓其中之一為0伏特，且該第四電壓與該第五電壓 其中另一介於3. 5伏特至5. 5伏特之間；該第六電壓為0伏特。
21.根據權利要求19所述的快閃記憶體的操作方法，其特徵在於其中當該程序化操作 由彈道電子注入執行時，該第一電壓與該第二電壓相同，且該第一電壓與該第二電壓大於 該第三電壓，其中該第一電壓介於9伏特至13伏特之間；該第二電壓介於9伏特至13伏特 之間；該第三電壓介於1. 5伏特至3伏特之間；該第四電壓與該第五電壓其中之一為0伏 特，且該第四電壓與該第五電壓其中另一介於3. 5伏特至5. 5伏特之間；該第六電壓為0伏 特。
22.根據權利要求19所述的快閃記憶體的操作方法，其特徵在於其中在進行該程序 化操作之後，更包括進行一抹除操作，且當進行該抹除操作時，在該第一柵極施加一第七電壓；在該第二柵極施加一第八電壓；在該第三柵極施加一第九電壓；在該第一摻雜區施加 一第十電壓；在該第二摻雜區施加一第十一電壓；在該基底施加一第十二電壓。
23.根據權利要求22所述的快閃記憶體的操作方法，其特徵在於其中當該抹除操作由 能帶對能帶熱電洞執行時，該第七電壓與該第八電壓相同，且該第十電壓與該第十一電壓 相同，其中該第七電壓與該第八電壓介於-7伏特至-9伏特之間；該第九電壓介於3伏特至 5伏特之間；該第十電壓與該第十一電壓介於4伏特至5伏特之間；該第十二電壓為0伏特。
24.根據權利要求22所述的快閃記憶體的操作方法，其特徵在於其中當該抹除操作由 福勒-諾德翰姆穿隧執行時，該第七電壓、該第八電壓與該第九電壓相同，且該第十電壓與 該第十一電壓相同，其中該第七電壓、該第八電壓與該第九電壓介於-11伏特至-15伏特之 間；該第十電壓與該第十一電壓為0伏特；該第十二電壓為0伏特。
25.根據權利要求19所述的快閃記憶體的操作方法，其特徵在於其中在進行該程序化 操作之後，更包括進行一讀取操作，且當進行該讀取操作時，在該第一柵極施加一第十三電 壓；在該第二柵極施加一第十四電壓；在該第三柵極施加一第十五電壓；在該第一摻雜區 施加一第十六電壓；在該第二摻雜區施加一第十七電壓；在該基底施加一第十八電壓，其 中該第十三電壓與該第十四電壓其中的一介於3伏特至7伏特之間，且該第十三電壓與該 第十四電壓其中另一介於8伏特至9. 5伏特之間；該第十五電壓介於4伏特至5伏特之間； 該第十六電壓與該第十七電壓其中的一介於1伏特至1. 6伏特之間，且該第十六電壓與該 第十七電壓其中另一為0伏特；該第十八電壓為0伏特。
全文摘要
本發明是有關於一種快閃記憶體及其製造方法與操作方法，快閃記憶體包括基底、電荷捕捉結構、第一柵極、第二柵極、第三柵極、第一摻雜區與第二摻雜區。基底具有突起部分。電荷捕捉結構配置於基底上。第一柵極與第二柵極分別配置於突起部分二側的電荷捕捉結構上，其中第一柵極與第二柵極的頂面低於位於突起部分的頂部上的電荷捕捉結構的頂面。第三柵極配置於位於突起部分的頂部上的電荷捕捉結構上。第一摻雜區與第二摻雜區分別配置於突起部分二側的基底中。
文檔編號G11C16/26GK102130131SQ20101000101
公開日2011年7月20日 申請日期2010年1月18日 優先權日2010年1月18日
發明者盧道政, 吳冠緯, 張耀文, 楊怡箴 申請人:旺宏電子股份有限公司