數模轉換單元電路及數模轉換器的製作方法
2023-06-18 09:47:46 1
專利名稱：數模轉換單元電路及數模轉換器的製作方法
技術領域：
本發明實施例涉及電子技術領域，尤其是一種數模轉換單元電路及數模轉換器。
背景技術：
隨著通訊市場的迅猛發展，集成電路中數字和模擬界面間的模塊變的越來越重要。在視頻及無線領域的應用中，數模轉換器(Digital-to-Analog Converter，簡稱DAC)需要具有高速高精度。電流舵型(current steering)DAC被廣泛的應用於集成電路當中，current steering結構具有快速、高精度及易於互為冗餘金屬氧化物半導體 (Complementary Metal Oxide kmiconductor，簡稱 CMOS)電流集成的優點。當 DAC 精度高於12位時通常需要校準電路，基於動態元件匹配(Dynamic Element Matching，簡稱DEM) 技術的校準電路可以較好的解決電流單元之間的匹配而導致的諧波問題。但DEM技術無法克服開關引進的與碼型相關的誤差，而這些會導致三次諧波的產生。現有技術中存在一種改進方案，通過反饋迴路使得current steering的輸出端， 即輸出正端(OUTP)和輸出負端(OUTN)的信號變化不會耦合到加和點，從而降低三次諧波。但是，當OUTP和OUTN電壓間存在直流偏差(DC Offset)時，該直流偏差會耦合到加和點，尤其是在DEM的動態加權平均(Dynamic Weighted Average，簡稱DWA)模式下該直流偏差會引起較大的二次諧波。
發明內容
本發明實施例提供一種數模轉換單元電路及數模轉換器，用以解決現有技術中 DWA模式下輸出正端和輸出負端的直流偏差導致二次諧波的問題。一方面，本發明實施例提供了一種數模轉換單元電路，包括數模轉換支路和冗餘支路；所述數模轉換支路包括電流源、第一金屬氧化物半導體場效應電晶體MOSFET和第二 M0SFET，所述電流源通過第一加和點分別連接所述第一 M0SFET、第二 MOSFET的源極， 所述第一M0SFET、第二MOSFET的漏極分別連接輸出正端、輸出負端，所述第一M0SFET、第二 MOSFET的柵極分別連接第一輸入端、第二輸入端；所述冗餘支路包括處於高阻態的第二加和點、第三MOSFET和第四M0SFET，所述第二加和點分別連接所述第三M0SFET、第四MOSFET的源極，所述第三M0SFET、第四MOSFET的漏極分別連接所述輸出正端、輸出負端，所述第三M0SFET、第四MOSFET的柵極分別連接第三輸入端、第四輸入端；所述第一 M0SFET、第二 MOSraT、第三MOSFET和第四MOSFET為參數相同的負極性 (N型)M0SFET，所述第三輸入端輸入的第三控制信號與所述第一輸入端輸入的第一控制信號互為冗餘，所述第四輸入端輸入的第四控制信號與所述第二輸入端輸入的第二控制信號互為冗餘。另一方面，本發明實施例提供了一種數模轉換器，包括
至少一個數模轉換單元電路，所述數模轉換單元電路為如上所述的電路；開關驅動單元，所述開關驅動單元的輸入端輸入待轉換的數位訊號，所述開關驅動單元的輸出端連接所述至少一個數模轉換單元的第一輸入端、第二輸入端、第三輸入端、 第四輸入端。以上技術方案中的一個技術方案具有如下優點或有益效果本發明實施例採用了在數模轉換單元電路中增加與數模轉換支路結構類似的冗餘支路，且冗餘支路的控制信號與數模轉換支路的控制信號互為冗餘，使得每個預設周期都有相同的電荷轉移，將OUTP和OUTN的直流偏差導致的二次諧波轉變為高頻噪聲，從而在輸出信號帶寬內看不到諧波，提高了輸出信號的質量。
為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。圖1為現有技術在電流舵型DAC中增加反饋迴路的電路示意圖。圖2為本發明實施例提供的一種數模轉換單元電路實施例一的電路示意圖。圖3為圖2所示實施例中時鐘信號和各控制信號的一種時序示意圖。圖4為本發明實施例提供的一種數模轉換單元電路實施例二的電路示意圖。圖5為本發明實施例提供的一種數模轉換器實施例的原理示意圖。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。為了對本發明實施例的技術方案進行清楚詳細的解釋，此處先簡要介紹一下本發明實施例相關的技術。電流舵型DAC包括一對金屬氧化物半導體場效應電晶體 (Metal-Oxide-Semiconductor Field-Effect Transistor，簡稱M0SFET)組成的差分對管， 通過將輸入的數位訊號轉換成開關控制信號來控制差分對管，可以將加和點的電流引向 OUTP或0UTN，OUTP和OUTN再連接到電阻陣列，將輸出的電流轉變為電壓，以形成輸出的模擬信號。電流舵型DAC—個缺點是電流源單元漏極電壓，即加和點電壓，會隨著開關的切換而變化，其變化值與電流舵輸出的OUTP和OUTN電壓差有關係。加和點電壓的變化會導致該加和點的節點電容充放電荷，在開關切換時，該節點電容上的電荷從current steering 單元的一端轉移到輸出的另一端(charge transfer)，當這些電荷與碼型相關時，就會產生諧波，使輸出信號變差。通過減小加和點的電壓變化可以提高動態性能和獲得高質量的信號輸出。圖1為現有技術在電流舵型DAC中增加反饋迴路的電路示意圖。如圖1所示，該電路中分兩組反饋控制電路，如圖1中的230P和230N模塊，來減小由於輸出端電壓變化而導致的加和節點(即Sl SN)電壓變化，圖1中的210-1 210-N為DAC單元。230P模塊包括一個運算放大器MOP，MOS管M5P和M6P，電流源M2P和M4P ；M5P是二級管接法，為MOP的正端提供了一個穩定的參考電壓；M6P管的源極連接到MOP的負端，由於M6P的漏極與輸出正端OUTP相連，故MOP的負端電壓與OUTP電壓有一定的線型關係，這樣形成了一個負反饋系統；MOP輸出電壓控制M6P的襯底，從而改變M6P的閾值電壓，這樣M6P的源極電壓就變得較為穩定。換句話說，通過改變M6P的閾值電壓使M6P的源極電壓基本不變；240P的輸出同時耦合到各差分單元的開關管M31 M3N，因此通過反饋控制邏輯，M31 M3N的源極電壓保持基本不變。類似的，230N模塊包括一個運算放大器240N，MOS管M5N和M6N，電流源M2N和M4N，通過反饋控制邏輯使得M41 M4N的源極電壓保持不變。另外，Dl DN、 D81 D8N為對輸入的數位訊號經開關驅動單元轉換輸出的控制各DAC單元中MOS管柵極的控制信號，其中每個DAC單元的兩個控制信號為「非」的關係，比如Dl和D81，DN和D8N寸。上述方案通過反饋迴路可以使得OUP和OUTN的信號變化不會耦合到加和點，從而降低三次諧波；但是，當OUTP和OUTN電壓有直流偏差的情況，該偏差會耦合到加和點。在 DffA的模式時，該偏差會引起較大的二次諧波；同時運算放大器本身也會引入偏差，惡化輸出信號；且上述方案不太適合用於NMOS開關，因為普通工藝的NMOS的襯底都是hub，沒法單獨控制；另外，增加的運算放大器對帶寬要求較大，會使電路的功耗增加。DffA模式下，在輸入信號的負半周期，每一個使用的DAC單元都不重複，例如，假設有八個DAC單元，第一次輸入代碼為2，打開dac單元陣列的第1、2個單元；下一個輸入代碼為3，打開第3、4、5個單元，第1、2個單元被關閉；在輸入信號的正半周期，DAC單元根據輸入代碼的不同會被重複，如輸入代碼先後為6和7時，就有5個DAC單元被重複，即保持打開狀態。在NRZ型current steering DAC結構中，一類主要的與碼型相關的誤差就是由於電流源漏端的寄生電容充放電導致的電荷轉移。結合圖1來說，電流源與差分對管相連的節點Sl會存在寄生電容，如果該節點電壓發生變化，就會往OUTP或OUTN充放電荷。舉例來說，若OUTP和OUTN電壓的直流偏差使得OUTP > 0UTN,則Dl從低到高跳變時，OUTP往Sl 充電，D81從低到高跳變時Sl往OUTN放電。假設Qe_sl為節點Sl往OUTP或OUTN轉移的電荷量，CSl為節點Sl的寄生電容的容值，AVSl為節點Sl的電壓變化值，則有Qe_sl = Csl* Δ VSl (1)由於上述電荷轉移是周期性的，且與輸入信號的頻率相關，這些與碼型相關的誤差會產生諧波，使輸出信號質量變差。本發明實施例通過設計一路和現有的DAC單元同樣的電路，使得每一個預設周期都有相同的電荷轉移，這樣電荷轉移的誤差就與輸入信號的頻率無關，也就是說，通過每個預設周期都注入相同的電荷能量，原本的諧波就可以轉變為高頻噪聲，這部分噪聲可以被後級濾波器濾除，最終獲得高性能的輸出信號。圖2為本發明實施例提供的一種數模轉換單元電路實施例一的電路示意圖。如圖 2所示，該實施例包括數模轉換支路21和冗餘支路22 ；數模轉換支路21包括電流源211、第一 M0SFET212和第二 M0SFET213，電流源211通過第一加和點214分別連接第一 M0SFET212、第二 M0SFET213的源極，第一 M0SFET212、第二 M0SFET213的漏極分別連接OUTP、0UTN，第一 M0SFET212、第二 M0SFET213的柵極分別連接第一輸入端inpl、第二輸入端inp2 ；冗餘支路22包括處於高阻態的第二加和點221、第三M0SFET222和第四 M0SFET223，第二加和點221分別連接第三M0SFET222、第四M0SFET223的源極，第三 M0SFET222、第四 M0SFET223 的漏極分別連接 OUTP、0UTN，第三 M0SFET222、第四 M0SFET223 的柵極分別連接第三輸入端inp3、第四輸入端inp4 ；第一M0SFET212、第二 M0SFET213、第三 M0SFET222 和第四 M0SFET223 為參數相同的N型M0SFET，第三輸入端inp3輸入的第三控制信號p_duml與第一輸入端inpl輸入的第一控制信號Pl互為冗餘，第四輸入端inp4輸入的第四控制信號n_duml與第二輸入端inp2 輸入的第二控制信號nl互為冗餘。本實施例中的電流源211可以採用現有技術中的任意電流源實現，比如圖1所示的AVDD、M11和M21組成的電流源，本實施例對此不作限定。另外，第一控制信號pi和第二控制信號nl可以像現有技術中一樣互補，即互為「非」的關係，即Pl為高電平時nl為低電平，反之也是如此。第三控制信號P_duml和第四控制信號！^如！!^的關係也是如此。這裡處於高阻態的第二加和點221可以採用現有技術中的方法實現，比如將第二加和點221連接第五MOSFET的漏極，所述第五MOSFET的源極和柵極接地，所述第五MOSFET為正極性(P 型)MOSFET，本實施例對此不作限定。第三輸入端inp3輸入的第三控制信號p_duml與第一輸入端inpl輸入的第一控制信號Pl互為冗餘是指，在每個預設周期，第三控制信號P_duml與第一控制信號pi的同向電平跳變次數之和等於1，也就是說，在每個預設周期都存在一次Pl或？—如！^的同向電平跳變，即每個預設周期所述第三控制信號與所述第一控制信號從低到高的電平跳變次數之和等於1，或所述第三控制信號與所述第一控制信號從高到低的電平跳變次數之和等於 1 ；第四輸入端inp4輸入的第四控制信號n_duml與第二輸入端inp2輸入的第二控制信號 nl互為冗餘是指，在每個預設周期，第四控制信號n_duml與第二控制信號nl的同向電平跳變次數之和等於1，也就是說，在每個預設周期都存在一次nl或！^如！!^的同向電平跳變，即每個預設周期所述第四控制信號與所述第二控制信號從低到高的的電平跳變次數之和等於1或所述第四控制信號與所述第二控制信號從高到低的的電平跳變次數之和等於1。第一M0SFET212、第二 M0SFET213、第三 M0SFET222 和第四 M0SFET223 參數相同，使得數模轉換支路21中第一加和點214的寄生電容的容值與冗餘支路22中第二加和點221 的寄生電容的容值相等。假設第一加和點214和第二加和點221寄生電容的容值均為C， 每個預設周期Pl或P_duml的電壓變化的絕對值均為Δ V,對應地，每個預設周期nl或n_ duml的電壓變化的絕對值也為Δ V,則每個預設周期從OUTP通過第一加和點214或第二加和點221轉移到OUTN的電荷量均為C* Δ V，或是每個預設周期從OUTN通過第一加和點214 或第二加和點221轉移到OUTP的電荷量均為C* Δ V。這裡的預設周期較優地可以設為2倍的時鐘周期。應用中，可以不用嚴格的按照預設周期實現控制信號跳變，時鐘信號和各控制信號的具體時序可以如圖3所示，其中CLK 為時鐘信號，Pl和nl是控制數模轉換支路21的MOSFET的開關信號，p_duml和n_duml為控制冗餘支路22的MOSFET的開關信號，只要開關信號從低到高或從高到低電平轉換一次，就會產生一次電荷轉移。加入冗餘支路22後，p_duml與pi信號形成互為冗餘的關係即只要數模轉換支路21沒有電荷轉移到OUTP或0UTN，則冗餘支路22就會轉移電荷到OUTP 或0UTN。圖3所示的時序產生的電荷轉移的能量主要集中在大約Fs/2處，其中Fs為時鐘頻率，也就是採樣頻率；這部分能量可以被後級低通濾波器濾除。本發明實施例採用了在數模轉換單元電路中增加與數模轉換支路結構類似的冗餘支路，且冗餘支路的控制信號與數模轉換支路的控制信號互為冗餘，使得每個預設周期都有相同的電荷轉移，將OUTP和OUTN的直流偏差導致的二次諧波轉變為高頻噪聲，從而在輸出信號帶寬內看不到諧波，提高了輸出信號的質量。圖4為本發明實施例提供的一種數模轉換單元電路實施例二的電路示意圖。如圖 4所示，該實施例包括數模轉換支路41和冗餘支路42 ；數模轉換支路41包括電流源411、第一 M0SFET412和第二 M0SFET413，電流源411 通過第一加和點414分別連接第一 M0SFET412、第二 M0SFET413的源極，第一 M0SFET412、第二 M0SFET413的漏極分別連接OUTP、0UTN，第一 M0SFET412、第二 M0SFET413的柵極分別連接第一輸入端inpl、第二輸入端inp2 ；數模轉換支路41還包括電流阱431、第六M0SFET432和第七M0SFET433，電流阱431通過第三加和點434分別連接第六M0SFET432、第七M0SFET433的源極，第六 M0SFET432、第七 M0SFET433 的漏極分別連接 OUTP、0UTN,第六 M0SFET432、第七 M0SFET433 的柵極分別連接第二輸入端inp2、第一輸入端inpl ；冗餘支路42包括處於高阻態的第二加和點421、第三M0SFET422和第四 M0SFET423,第二加和點421分別連接第三M0SFET422、第四M0SFET423的源極，第三 M0SFET422、第四 M0SFET423 的漏極分別連接 OUTP、0UTN，第三 M0SFET422、第四 M0SFET423 的柵極分別連接第三輸入端inp3、第四輸入端inp4 ；冗餘支路42還包括第八M0SFET441、第九M0SFET442和第十M0SFET443，第八 M0SFET441通過第四加和點444分別連接第九M0SFET442、第十M0SFET443的源極，第九 M0SFET442、第十 M0SFET443 的漏極分別連接 OUTP、0UTN,第九 M0SFET442、第十 M0SFET443 的柵極分別連接第四輸入端inp4、第三輸入端inp3 ；第一M0SFET412、第二 M0SFET413、第三 M0SFET422 和第四 M0SFET423 為參數相同的N型MOSFET，第三輸入端inp3輸入的第三控制信號p_duml與第一輸入端inpl輸入的第一控制信號Pl互為冗餘，第四輸入端inp4輸入的第四控制信號n_duml與第二輸入端inp2 輸入的第二控制信號nl互為冗餘；第六M0SFET432、第七 M0SFET433、第九 M0SFET442 和第十 M0SFET443 為參數相同的N型M0SFET，所述第八MOSFET為N型M0SFET。這裡的電流阱431可以採用現有技術中的任意電流阱實現，比如通過一 N型 MOSFET實現，具體地可以將第三加和點434連接該N型MOSFET的漏極，將該N型MOSFET的源極接地，柵極接一偏置電壓，本實施例對此不作限定。本實施例在圖2所示實施例一的基礎上，數模轉換支路和冗餘支路均對稱地增加了與圖2所示的電路類似的電路，形成了全差分的數模轉換支路和冗餘支路，可以提高輸出信號的幅度。另外，本實施例中電荷轉移的情況也與圖2所示的實施例一類似，只是增加的部分電路的電荷轉移量與實施例一的電荷轉移量疊加，此處不再贅述。圖5為本發明實施例提供的一種數模轉換器實施例的原理示意圖。如圖5所示， 該數模轉換器包括至少一個數模轉換單元電路501 50N，數模轉換單元電路501 50N為如本發明實施例提供的一種數模轉換單元電路實施例一或實施例二所述的電路；開關驅動單元51，開關驅動單元51的輸入端輸入待轉換的數位訊號，開關驅動單元51的輸出端連接至少一個數模轉換單元501 50N的第一輸入端inpl、第二輸入端 inp2、第三輸入端inp3、第四輸入端inp4。具體地，開關驅動單元51根據待轉換的數位訊號，輸出用於控制每個數模轉換單元501 50N中MOSFET的開關信號，舉例來說，向每個數模轉換單元輸出如圖3所示的pi、 nl、p_duml、n_duml。在本發明的一個可選的實施例中，該數模轉換器還包括電阻陣列52，電阻陣列52 的輸入端連接至少一個數模轉換單元501 50N的OUTP和0UTN，電阻陣列52的輸出端輸出轉換後的模擬信號。這裡的電阻陣列可以採用現有技術中的方法實現，只要能將數模轉換單元電路501 50N輸出的電流轉換成對應的電壓即可，本實施例對此不作限定。在本發明的又一可選的實施例中，該數模轉換器還包括濾波器53，連接電阻陣列 52的輸出端。具體地，濾波器53用於將每個數模轉換單元501 50N中電荷轉移產生的高頻噪聲濾除。本發明實施例在數模轉換單元電路中增加與數模轉換支路結構類似的冗餘支路， 且冗餘支路的控制信號與數模轉換支路的控制信號互為冗餘，使得每個預設周期都有相同的電荷轉移，將OUTP和OUTN的直流偏差導致的二次諧波轉變為高頻噪聲，從而在輸出信號帶寬內看不到諧波，提高了輸出信號的質量。進一步地，還可以通過濾波器將所述高頻噪聲濾除，最終獲得高性能的輸出信號。本領域普通技術人員可以理解實現上述方法實施例的全部或部分步驟可以通過程序指令相關的硬體來完成，前述的程序可以存儲於一計算機可讀取存儲介質中，該程序在執行時，執行包括上述方法實施例的步驟；而前述的存儲介質包括R0M、RAM、磁碟或者光碟等各種可以存儲程序代碼的介質。最後應說明的是以上實施例僅用以說明本發明的技術方案，而非對其限制；儘管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的精神和範圍。
權利要求
1.一種數模轉換單元電路，其特徵在於，包括數模轉換支路和冗餘支路；所述數模轉換支路包括電流源、第一金屬氧化物半導體場效應電晶體MOSFET和第二 MOSFET,所述電流源通過第一加和點分別連接所述第一 M0SFET、第二 MOSFET的源極，所述第一 M0SFET、第二 MOSFET的漏極分別連接輸出正端、輸出負端，所述第一 M0SFET、第二 MOSFET的柵極分別連接第一輸入端、第二輸入端；所述冗餘支路包括處於高阻態的第二加和點、第三MOSFET和第四M0SFET，所述第二加和點分別連接所述第三M0SFET、第四MOSFET的源極，所述第三M0SFET、第四MOSFET的漏極分別連接所述輸出正端、輸出負端，所述第三M0SFET、第四MOSFET的柵極分別連接第三輸入端、第四輸入端；所述第一 MOSFET、第二 MOSFET、第三MOSFET和第四MOSFET為參數相同的負極性(N型) M0SFET，所述第三輸入端輸入的第三控制信號與所述第一輸入端輸入的第一控制信號互為冗餘，所述第四輸入端輸入的第四控制信號與所述第二輸入端輸入的第二控制信號互為冗ο
2.根據權利要求1所述的電路，其特徵在於，在每個預設周期，所述第三控制信號與所述第一控制信號從低到高的電平跳變次數之和等於1，所述第四控制信號與所述第二控制信號從低到高的的電平跳變次數之和等於1。
3.根據權利要求1所述的電路，其特徵在於，在每個預設周期，所述第三控制信號與所述第一控制信號從高到低的電平跳變次數之和等於1，所述第四控制信號與所述第二控制信號從高到低的的電平跳變次數之和等於1。
4.根據權利要求1-3任一所述的電路，其特徵在於，所述第二加和點連接第五MOSFET 的漏極，所述第五MOSFET的源極和柵極接地，所述第五MOSFET為正極性(P型)M0SFET。
5.根據權利要求1-3任一所述的電路，其特徵在於，所述數模轉換支路還包括電流阱、第六MOSFET和第七M0SFET，所述電流阱通過第三加和點分別連接所述第六M0SFET、第七MOSFET的源極，所述第六M0SFET、第七MOSFET的漏極分別連接所述輸出正端、輸出負端， 所述第六M0SFET、第七MOSFET的柵極分別連接所述第二輸入端、第一輸入端；所述冗餘支路還包括第八M0SFET、第九MOSFET和第十M0SFET，所述第八MOSFET的漏極通過第四加和點分別連接所述第九M0SFET、第十MOSFET的源極，所述第九M0SFET、第十 MOSFET的漏極分別連接所述輸出正端、輸出負端，所述第九M0SFET、第十MOSFET的柵極分別連接所述第四輸入端、第三輸入端，所述第八MOSFET的源極和柵極接地；所述第六MOSFET、第七MOSFET、第九MOSFET和第十MOSFET為參數相同的N型MOSFET， 所述第八MOSFET為N型MOSFET。
6.一種數模轉換器，其特徵在於，包括至少一個數模轉換單元電路，所述數模轉換單元電路為如權利要求1-5任一所述的電路；開關驅動單元，所述開關驅動單元的輸入端輸入待轉換的數位訊號，所述開關驅動單元的輸出端連接所述至少一個數模轉換單元的第一輸入端、第二輸入端、第三輸入端、第四輸入端。
7.根據權利要求6所述的數模轉換器，其特徵在於，還包括電阻陣列，所述電阻陣列的輸入端連接所述至少一個數模轉換單元的輸出正端和輸出負端，所述電阻陣列的輸出端輸出轉換後的模擬信號。
8.根據權利要求7所述的數模轉換器，其特徵在於，還包括濾波器，連接所述電阻陣列的輸出端。
全文摘要
本發明實施例提供一種數模轉換單元電路與數模轉換器。本發明實施例採用了在數模轉換單元電路中增加與數模轉換支路結構類似的冗餘支路，且冗餘支路的控制信號與數模轉換支路的控制信號互為冗餘，使得每個預設周期都有相同的電荷轉移，將OUTP和OUTN的直流偏差導致的二次諧波轉變為高頻噪聲，從而在輸出信號帶寬內看不到諧波，提高了輸出信號的質量。
文檔編號H03M1/66GK102388537SQ201180001109
公開日2012年3月21日 申請日期2011年7月25日 優先權日2011年7月25日
發明者李定, 郭書苞, 雷工 申請人:華為技術有限公司