數據空間仲裁器的製作方法
2023-06-25 23:11:01
專利名稱：數據空間仲裁器的製作方法
技術領域：
本發明涉及數字處理器，且更特定來說涉及數字處理器中的數據仲裁器優先級控制系統。
背景技術：
在使用具有多個外圍裝置及一中央處理單元(CPU)的數字處理器(例如，微控制器)的嵌入式系統中，在CPU與外圍設備中的至少一些之間共享某些功能單元，例如直接存儲器存取(DMA)控制器或內部電路調試(ICD)控制器。因此，使用數據空間仲裁器來確定對所共享的存儲器或特殊功能寄存器的存取權利。在用於多主控器系統的數據空間仲裁器中，CPU通常為最高優先級總線主控器。典型的數據空間仲裁器由一優先級編碼器及一組數據總線多路復用器組成。常規可編程數據空間仲裁器在優先級編碼器中實施可編程能力， 但使用預定優先級，其中CPU通常具有最高優先級。因此，每當CPU正在存取存儲器時，通常使其它外圍設備停轉。然而，在嵌入式系統中，舉例來說，有時僅僅是臨時地由外圍設備對外部事件做出響應因而確保高CPU吞吐量可更重要。因此，需要一種經改善的更靈活數據空間仲裁器。
發明內容
根據一實施例，一種數字處理器可包含在默認模式中具有最高優先級的默認總線主控器；具有相關聯優先級的多個次級總線主控器，其中所述多個次級總線主控器彼此具有預定優先級關係；及數據空間仲裁器，其中所述數據空間仲裁器可編程以在非默認模式中將所述次級總線主控器中的任一者的優先級升高為具有高於所述默認總線主控器的所述優先級的優先級，同時僅與也已將其所述優先級等級升高為高於所述默認總線主控器的所述優先級的那些次級總線主控器維持所述預定優先級關係。根據其它實施例，所述數據空間仲裁器可準予對數據存儲器的存取且所述數據存儲器可包含隨機存取存儲器、雙埠存儲器、特殊功能寄存器中的至少一者。根據其它實施例，所述數字處理器可進一步包含具有優先級超馳位的總線主控器優先級寄存器，所述次級總線主控器中的至少一者被指派到所述優先級超馳位中的一者，其中所述總線主控器優先級寄存器以可編程方式指定所述多個次級總線主控器中的哪些次級總線主控器具有高於或低於所述默認總線主控器優先級的優先級。根據其它實施例，設定優先級超馳位可致使將相關聯次級總線主控器的優先級等級升高為高於所述默認總線主控器的所述優先級等級。根據其它實施例，所述數據空間仲裁器可包含用於讀取及寫入存取的單獨仲裁器單
4元。根據其它實施例，所述數據空間仲裁器包含用於存儲器及特殊功能寄存器存取的單獨仲裁器單元。根據其它實施例，所述數據空間仲裁器可包含用於存儲器及特殊功能寄存器存取的單獨仲裁器單元。根據其它實施例，所述數字處理器可進一步包含耦合於所述數據空間仲裁器與所述數據存儲器之間的地址解碼器。根據其它實施例，所述數字處理器可進一步包含耦合於所述數據空間仲裁器與所述默認總線主控器或次級總線主控器之間的粗略地址解碼器。根據其它實施例，所述數字處理器可為數位訊號處理器且所述隨機存取存儲器可分裂成X存儲器與Y存儲器。根據其它實施例，所述默認總線主控器可為中央處理單元(CPU)。根據另一實施例，一種用於在數字處理器中仲裁數據空間存取的方法可包含給一默認總線主控器及多個次級總線主控器指派優先級，其中所述默認總線主控器在默認模式中具有最高優先級且其中所述多個次級總線主控器彼此具有預定優先級關係；及對數據空間仲裁器進行編程以在非默認模式中將所述次級總線主控器中的任一者的優先級升高為具有高於所述默認總線主控器的所述優先級的優先級，同時僅與也已將其所述優先級等級升高為高於所述默認總線主控器的所述優先級的那些次級總線主控器維持所述預定優先級關係。根據所述方法的其它實施例，所述方法可進一步包含當所述默認總線主控器能存取數據空間時由次級總線主控器請求對所述數據空間的存取，且在所述次級總線主控器的所述優先級高於所述默認總線主控器的所述優先級的情況下，準予對所述數據空間的存取，否則使所述次級總線主控器停轉。根據所述方法的其它實施例，所述數據空間可為數據存儲器，所述數據存儲器包含隨機存取存儲器、雙埠存儲器、特殊功能寄存器中的至少一者。根據所述方法的其它實施例，編程數據空間仲裁器以升高所述次級總線主控器的優先級的所述步驟可包含設定總線主控器優先級寄存器中的位的步驟。根據所述方法的其它實施例，所述次級總線主控器中的至少一者可在所述總線主控器優先級寄存器中具有相關聯位。根據所述方法的其它實施例，所述數據空間仲裁器可包含用於讀取及寫入存取的單獨仲裁器單元。根據所述方法其它實施例，所述數據空間仲裁器可包含用於存儲器及特殊功能寄存器存取的單獨仲裁器單元。根據所述方法其它實施例，所述數據空間仲裁器可包含用於存儲器及特殊功能寄存器存取的單獨仲裁器單元。根據又一實施例，一種用於在數字處理器中仲裁數據空間存取的方法可包含在默認模式中給中央處理單元(CPU)指派最高優先級且給多個非CPU總線主控器指派其它優先級，其中所述多個非CPU總線主控器彼此具有預定固定優先級關係；通過設定總線主控器優先級寄存器中的位來編程數據空間仲裁器以將所述非CPU總線主控器中的一者的優先級升高為具有高於所述CPU的所述優先級的優先級，同時僅與也已將其所述優先級等級升高為高於所述CPU的所述優先級的那些非CPU總線主控器維持所述預定優先級關係；及當所述CPU能存取數據空間時請求由總線主控器對所述數據空間的存取，且在所述總線主控器的所述優先級高於所述CPU的所述優先級的情況下，準予對所述數據空間的存取，否則使所述總線主控器停轉，其中所述數據空間為數據存儲器，所述數據存儲器包含隨機存取存儲器、雙埠存儲器、特殊功能寄存器中的至少一者。
通過結合附圖參照下文說明可獲得對本發明及其優點的更全面理解，附圖中圖1展示微控制器系統中的數據空間仲裁器、總線多路復用器及地址解碼器的框圖；圖2展示根據一實施例的數個總線主控器的總線仲裁器優先級表；圖3展示根據一實施例的仲裁器讀取框圖；圖4展示根據一實施例的仲裁器寫入框圖；圖5展示根據一實施例的仲裁器互連框圖；圖6及圖7展示根據一實施例的四個總線主控器的RAM仲裁器實例性真值表；圖8展示RAM仲裁器時序實例，其中CPU具有最高優先級；圖9展示RAM仲裁器時序實例，其中CPU不具有最高優先級；圖10展示根據一實施例的SFR仲裁器互連框圖；及圖11展示SFR仲裁器時序實例，其中CPU具有最高優先級。雖然已參照本發明的實例性實施例來描繪、描述及界定本發明的各實施例，但此類參考並不意味著限制本發明，且不應推斷出存在此限制。所揭示的標的物能夠在形式及功能上具有大量修改、替代及等效形式，所屬領域的技術人員根據本發明將會聯想到這些修改、替代及等效形式並受益於本發明。所描繪及所描述的本發明實施例僅作為實例，而並非是對本發明的範圍的窮盡性說明。
具體實施例方式根據各種實施例，數據空間仲裁器經設計以允許相對於在默認模式中具有最高優先級的總線主控器(在下文中稱為「默認主控器」)的優先級升高任何總線主控器的優先級，從而增加數字處理器系統中的實時響應靈活性。此可通過維持經升高總線主控器僅與也已將其優先級等級升高為高於默認主控器的優先級的那些總線主控器之間的預定優先級關係而以簡易方式完成。因此，每一總線主控器的優先級等級的複雜重新指派是不必要的。根據本發明的教示，每一總線主控器(除默認主控器以外)可選擇超馳此優先級。如果默認主控器為CPU，那麼因此可(舉例來說)通過用戶定義的可編程優先級超馳位來將任何(非CPU)總線主控器優先級定義為高於或低於CPU的優先級。然而，高於默認主控器的優先級群組內的所有總線主控器的相對優先級經設計而不改變。類似地，低於默認主控器的優先級群組內的所有總線主控器的相對優先級不改變。舉例來說，通過使用多路復用器基於優先級超馳位的狀態來將傳入總線主控器請求簡單地重新排序。接著將其發送到簡單的固定優先級編碼器且像往常一樣排定優先級。接著(舉例來說)再次使用優先級超馳位的狀態將所得總線準予信號重映射回到其原始次序，且準予獲勝總線主控器進行總線存取。使所有其它總線主控器停轉。圖1展示具有三個不同總線主控器(CPU 110、內部電路調試器(I⑶)單元105及直接存儲器存取(DMA)控制器11 的數位訊號處理器100的原理性框圖。然而，如所屬領域的技術人員將了解，具有通用處理器及不同總線主控器的其它配置可適用。粗略地址解碼器120與這些總線主控器耦合以決定請求命中隨機存取存儲器(RAM)還是特殊功能寄存器(SFR)。此粗略地址解碼器產生多個輸出信號，其與相應專用讀取仲裁器130及140以及專用寫入仲裁器135及145耦合。RAM仲裁器130、135與面板級地址解碼器耦合以存取兩個單獨靜態隨機存取存儲器(SRAM) 170及175。另外，提供雙埠(DP)SRAM 180，其一方面與地址解碼器160的輸出耦合且另一方面與特殊粗略地址解碼器190耦合，特殊粗略地址解碼器190可為粗略地址解碼器120的部分或與其相關聯。所有存儲器裝置170、175 及180的輸出經由各個多路復用器125、150、155及185與不同總線主控器110、105、115耦合。外圍裝置接口 165可直接經由多路復用器185與I⑶單元105耦合。然而，如上文所提及，根據各種實施例可使用其它存儲器配置，舉例來說，可將單個存儲器與通用處理器一同使用。此外，在數位訊號處理器或微控制器的此特定實施例中，提供用於RAM及SFR的單獨仲裁器。此外，在每一仲裁器內，提供單獨的仲裁器或讀取130、140及寫入存取135、145。 然而，可使用其它設計且實際仲裁器的數目可變化。舉例來說，可使用單個仲裁器來提供相同功能性。根據各種實施例，仲裁器可由不同總線主控器配置。此可「在飛行中」進行，換句話說，用戶程序可根據裝置嵌入於其中的系統的相應需要來更改配置。圖2展示在其中數字處理器與(舉例來說)五個總線主控器(例如，在默認模式中為最高優先級總線主控器的CPU及多個次級總線主控器，例如乙太網單元、USB單元、DMA控制器及I⑶單元)相關聯的可能實施方案的情況下的表。此簡單方案易於擴展以添加更多總線主控器或使用更少總線主控器，且不依賴於較大、可能較慢的可編程優先級編碼器。根據一個實施例，所述系統可並非為完全可編程解決方案，因為每一群組內的總線主控器相對優先級可保持固定。舉例來說，此可通過設定如圖1中所示與仲裁器130、135、140及145耦合的特殊功能寄存器 MSTRPR 195中的相應位來完成。MSTRPR寄存器195可配置如下上半部
權利要求
1.一種數字處理器，其包含在默認模式中具有最高優先級的默認總線主控器；具有相關聯優先級的多個次級總線主控器，其中所述多個次級總線主控器彼此具有預定優先級關係；及數據空間仲裁器，其中所述數據空間仲裁器可編程以在非默認模式中將所述次級總線主控器中的任一者的優先級升高為具有高於所述默認總線主控器的所述優先級的優先級， 同時僅與也已將其所述優先級等級升高為高於所述默認總線主控器的所述優先級的那些次級總線主控器維持所述預定優先級關係。
2.根據權利要求1所述的數字處理器，其中所述數據空間仲裁器準予對數據存儲器的存取，且其中所述數據存儲器包含隨機存取存儲器、雙埠存儲器及特殊功能寄存器中的至少一者。
3.根據權利要求1所述的數字處理器，其進一步包含具有優先級超馳位的總線主控器優先級寄存器，所述次級總線主控器中的至少一者被指派到所述優先級超馳位中的一者， 其中所述總線主控器優先級寄存器以可編程方式指定所述多個次級總線主控器中的哪些次級總線主控器具有高於或低於所述默認總線主控器優先級的優先級。
4.根據權利要求3所述的數字處理器，其中設定優先級超馳位致使將相關聯次級總線主控器的優先級等級升高為高於所述默認總線主控器的所述優先級等級。
5.根據權利要求1所述的數字處理器，其中所述數據空間仲裁器包含用於讀取及寫入存取的單獨仲裁器單元。
6.根據權利要求1所述的數字處理器，其中所述數據空間仲裁器包含用於存儲器及特殊功能寄存器存取的單獨仲裁器單元。
7.根據權利要求5所述的數字處理器，其中所述數據空間仲裁器包含用於存儲器及特殊功能寄存器存取的單獨仲裁器單元。
8.根據權利要求2所述的數字處理器，其進一步包含耦合於所述數據空間仲裁器與所述數據存儲器之間的地址解碼器。
9.根據權利要求1所述的數字處理器，其進一步包含耦合於所述數據空間仲裁器與所述默認總線主控器或次級總線主控器之間的粗略地址解碼器。
10.根據權利要求2所述的數字處理器，其中所述數字處理器為數位訊號處理器，且所述隨機存取存儲器分裂成X存儲器與Y存儲器。
11.根據權利要求1所述的數字處理器，其中所述默認總線主控器為中央處理單元CPU。
12.一種用於在數字處理器中仲裁數據空間存取的方法，其包含給一默認總線主控器及多個次級總線主控器指派優先級，其中所述默認總線主控器在默認模式中具有最高優先級，且其中所述多個次級總線主控器彼此具有預定優先級關係； 及對數據空間仲裁器進行編程以在非默認模式中將所述次級總線主控器中的任一者的優先級升高為具有高於所述默認總線主控器的所述優先級的優先級，同時僅與也已將其所述優先級等級升高為高於所述默認總線主控器的所述優先級的那些次級總線主控器維持所述預定優先級關係。
13.根據權利要求12所述的方法，其進一步包含當所述默認總線主控器能存取數據空間時請求由次級總線主控器對所述數據空間的存取，且在所述次級總線主控器的所述優先級高於所述默認總線主控器的所述優先級的情況下，準予對所述數據空間的存取，否則使所述次級總線主控器停轉。
14.根據權利要求12所述的方法，其中所述數據空間為數據存儲器，所述數據存儲器包含隨機存取存儲器、雙埠存儲器及特殊功能寄存器中的至少一者。
15.根據權利要求12所述的方法，其中所述對數據空間仲裁器進行編程以升高所述次級總線主控器的優先級的步驟包含設定總線主控器優先級寄存器中的位的步驟。
16.根據權利要求15所述的方法，其中所述次級總線主控器中的至少一者在所述總線主控器優先級寄存器中具有相關聯位。
17.根據權利要求12所述的方法，其中所述數據空間仲裁器包含用於讀取及寫入存取的單獨仲裁器單元。
18.根據權利要求12所述的方法，其中所述數據空間仲裁器包含用於存儲器及特殊功能寄存器存取的單獨仲裁器單元。
19.根據權利要求17所述的方法，其中所述數據空間仲裁器包含用於存儲器及特殊功能寄存器存取的單獨仲裁器單元。
20.一種用於在數字處理器中仲裁數據空間存取的方法，其包含在默認模式中給中央處理單元CPU指派最高優先級且給多個非CPU總線主控器指派其它優先級，其中所述多個非CPU總線主控器彼此具有預定固定優先級關係；通過設定總線主控器優先級寄存器中的位來對數據空間仲裁器進行編程以將所述非 CPU總線主控器中的一者的優先級升高為具有高於所述CPU的所述優先級的優先級，同時僅與也已將其所述優先級等級升高為高於所述CPU的所述優先級的那些非CPU總線主控器維持所述預定優先級關係；及當所述CPU能存取數據空間時請求由總線主控器對所述數據空間的存取，且在所述總線主控器的所述優先級高於所述CPU的所述優先級的情況下，準予對所述數據空間的存取，否則使所述總線主控器停轉，其中所述數據空間為數據存儲器，所述數據存儲器包含隨機存取存儲器、雙埠存儲器、特殊功能寄存器中的至少一者。
全文摘要
本發明揭示一種數字處理器，其具有在默認模式中具有最高優先級的默認總線主控器；具有相關聯優先級的多個次級總線主控器，其中所述多個次級總線主控器彼此具有預定優先級關係；及數據空間仲裁器。所述數據空間仲裁器可編程以在非默認模式中將所述次級總線主控器中的任一者的優先級升高為具有高於所述默認總線主控器的所述優先級的優先級，同時僅與也已將其所述優先級等級升高為高於所述默認總線主控器的所述優先級的那些次級總線主控器維持所述預定優先級關係。
文檔編號G06F13/362GK102449612SQ201080024326
公開日2012年5月9日 申請日期2010年7月20日 優先權日2009年7月21日
發明者麥可·I·卡瑟伍德, 阿希什·德賽 申請人:密克羅奇普技術公司