存儲器單元裝置及其製造方法
2023-06-12 04:00:21 2
專利名稱：存儲器單元裝置及其製造方法
許多電子系統需要存儲器，數據固定不變地寫入存儲器中。此外，這種存儲器亦稱為固定值存儲器，讀出型存儲器或只讀存儲器。
就很大的數據量而言，須使用光碟(compact disk)作為讀出型存儲器。光碟是一種具有鋁塗層的塑料碟片，二種不同點形式的凹坑配置在塗層中。信息以數字形式儲存在此種凹坑的配置中。為了讀出此種儲存在光碟中的數據，則碟片須以機械方式在讀出裝置中旋轉且點式凹坑會在此裝置受到掃描。光碟可儲存5Gbits(5×109位)的信息。
此種讀出裝置具有可移動的部件，其會受到機械磨損，需要較大的體積，且只允許較慢的數據存取。此外，此種讀出裝置對振動較敏感，因此只能有限地用在移動系統中。
反之，以半導體為主的固定值存儲器允許自由選擇地存取所儲存的數據。此外，其亦可用於移動系統中，這是因為讀取信息時不需機械式傳動機構。在此種固定值存儲器中通常使用MOS-電晶體。在讀出過程中須評估是否有電流流經電晶體。所儲存的信息則相對應地被安排。在技術上此種儲存的數據大部分通過下述方式實現，即，MOS-電晶體通過在溝道區中不同的注入而具有不同的起始電壓。
在以半導體為主的固定值存儲器中可達到的存儲器密度和每一存儲器單元的面積需求有關。
在文件DE-OS 195 10 042中提出一種固定值存儲器單元裝置，其包含配置在各行中的MOS-電晶體。MOS-電晶體串聯配置在每一行中。為了提高存儲器密度，相鄰的各行分別配置在條形縱向溝槽的底部以及基片表面上相鄰的條形縱向溝槽之間。互相連接的源極/漏極區形成為空間上相連接的摻雜區。以「NAND」-結構方式通過各行分別控制可讀出MOS-電晶體的狀態。
上述存儲器單元裝置的程序化是在製造中進行。然而就許多應用情況而言需要存儲器，通過電程序設計可將數據寫入存儲器中。在電可程編的存儲器單元裝置中，信息的儲存大部分通過以下方式實現在MOS-電晶體的柵極和溝道區之間設置一個可注入電荷的浮置柵極，或設置一種由SiO2和Si3N4所構成的雙層用作柵極介質材料，在其界面上電荷載流子可附著在陷阱(traps)上。MOS-電晶體的起始電壓是和存在於浮置柵極上或陷阱上的電荷有關。此種特性可用來進行電程序化(例如，請參考S.M.Sze，Semiconductor Devices，JohnWiley，第486至490頁)。
本發明的目的是提供一種存儲器單元裝置，它是可電程序化且適合儲存大量數據。此外，本發明亦提供其製造方法。
依據本發明，此目的通過權利要求1的存儲器單元裝置以及權利要求8的製造方法來實現。本發明的進一步擴展形式應引用其它權利要求。
存儲器單元裝置在半導體基片中包含多個存儲器單元所形成的行。相鄰的各行互相絕緣。
此種存儲器單元所形成的各行分別具有第一摻雜區以及第二摻雜區。在第一摻雜區和第二摻雜區之間於半導體基片的主面上配置柵極介質材料和多個相鄰配置的柵極。相鄰柵極之間的距離於是小於平行於第一摻雜區和第二摻雜區之間的連接線的柵極的尺寸。柵極介質材料含有一種具有載流子浮獲陷阱的材料。
浮獲陷阱(英語為traps)必須具有可捕獲載流子(特別是電子)的特性。為了進行電程序化，須設置柵極使對應於所儲存信息的載流子浮獲陷阱能到達柵極下方的柵極介質材料中且被陷阱所附著。因為載流子被浮獲於載流子浮獲陷阱中，因此可持續地儲存信息。此種已程序化的存儲器單元裝置因此是一種固定值存儲器單元裝置。此種程序化不僅可通過Fowler-Nordheim-隧道穿透(Tunnel)也可通過熱-電子-注入來實現。通過在Fowler-Nordheim-隧道穿透中極性的反轉可將載流子從載流子浮獲陷阱挪開，以至於改變了存儲器單元裝置的程序化。
本發明來自下述考慮在控制安排了串聯的MOS-電晶體的一行時，須以「NAND」-結構方式來設置MOS-電晶體的柵極，使包含所選擇的MOS-電晶體在內的所有MOS-電晶體都導通，而和各個未被選取的電晶體的起始電壓無關。這通過以下方式實現，即把高於出現的最高起始電壓的電壓加到柵極上。反之，所選取的MOS-電晶體的柵極則加一介於各MOS-電晶體的起始電壓之間的電壓。然後評估是否有電流流經這些串聯的MOS-電晶體。若有電流流過，則有對應於較小起始電壓的信息儲存於所選取的MOS-電晶體中。若沒有電流流過，則有對應於較大起始電壓的信息被儲存。
本發明所使用的概念是這些MOS-電晶體的大部分源極/漏極區在讀出過程中只起著相鄰導通溝道之間的導電性連接的作用。因此在本發明的存儲器單元裝置中只有在存儲器單元的每一行的起始和結束處才配置一個對應於源極/漏極區的摻雜區，在每一行的起始和結束處之間緊相鄰配置的柵極通過適當的布線(Beschaltung)來產生一種空間電荷區直至所選取的柵極的溝道區為止。以此種方式，則在存儲器單元各行中對配置在二相鄰柵極之間的源極/漏極區而言可節省面積需求。受控制的相鄰柵極之間的雜散電場於是導至處於相鄰柵極之間的中間空間下方的區域導通。相鄰柵極之間的距離最好是10至100nm。
在受控制的相鄰柵極之間的雜散電場不足以使相鄰柵極之間的中間空間下方的區域導通的應用中，則本發明的範圍是在此一區域中通過反摻雜來調整摻雜物質在表面上的分布。為此摻雜物濃度在1017cm-3範圍是足夠的。此種摻雜物濃度較第一摻雜區和第二摻雜區中的濃度小很多，此二個摻雜區就像源極/漏極區一樣具有摻雜物的濃度範圍1020至1021cm-3。反摻雜只用來調整相鄰的空間電荷區，它是不能和一般的源極/漏極區相比的。
為了以數字形式儲存數據在柵極下方將不同的電荷量引進柵極介質材料中，使得在此種裝置中產生二個不同的起始電壓。若要此種存儲器單元裝置用於多值邏輯中，則柵極介質材料通過相應的電壓-和時間調整在程序化時須導入不同的電荷量，使得各按所儲存的信息可實現多於二個不同的起始電壓。
依據本發明的實施形式，柵極介質材料可作成多層，其中至少設有一層，此層與多層中的至少另一層比較具有較高的載流子浮獲截面。載流子浮獲陷阱(traps)是位於此二層之間的界面上。此種多層介質層最好含有SiO2-層，Si3N4-層和SiO2-層(所謂ONO)。另一方式是此種柵極介質材料可為其它材料所構成的多層，其中具有較高載流子浮獲截面的層例如可由Si3N4，Ta2O5，Al2O3或TiO2所構成，相鄰的層則由SiO2，Si3N4或Al2O3所構成。此外，此種多層可包含多於或少於三層。
另一方式是，此種柵極介質材料含有例如由SiO2構成的介質層，異質原子，例如，W，Pt，Cr，Ni，Pd或Ir夾雜在介質層中。此種夾雜的異質原子可通過注入，通過氧化過程中的添加物或藉由擴散而被引入介質層中。此種所夾雜的異質原子在這種情況下形成陷阱。
相鄰的存儲器單元的各行可通過配置於其間的隔離溝槽或pn-結或通過以下方式互相絕緣，即在半導體基片的主平面設置平行的條形溝槽並且存儲器單元的各行分別交替地配置在溝槽底上和主平面上相鄰溝槽之間。
在相鄰的存儲器單元各行之間使用隔離溝槽或隔離pn-結所具有的優點是存儲器單元裝置是平面的，這樣可降低所需工序步驟的數目以及工序複雜性。
反之，通過溝槽底上以及相鄰溝槽之間的配置來絕緣相鄰存儲器單元的各行可進一步提高存儲器密度，因為相鄰存儲器單元的各行之間的絕緣是通過溝槽壁實現的。
在此種存儲器單元裝置中，存儲器單元的各行是作位線用。柵極與垂直於存儲器單元的各行而延伸的字線相連接。柵極最好以條形方式而由導電材料所構成，以至條形的柵極可形成字線。
若柵極形成在一狹窄的柵格(Raster)中，例如，相鄰柵極之間的距離是最小結構量F，則本發明的範圍是柵極提供有安置接觸的擴大區以便可容易地接觸柵極。相鄰柵極的這些擴大區以彼此錯位的方式配置。柵極最好形成條形結構，其中梯階設置在擴大區中柵極的縱向側中。通過沿著相鄰柵極的此種梯階的錯位設置方式，則可限制擴大區在寬度上的額外面積需求。
為了控制位線，則在本發明中的方式是聚集多條相鄰的位線於一個節點中且在此節點和位於存儲器單元的各行的終止處的摻雜區之間設置一個選擇開關或解碼器。此外在此節點和摻雜區之間分別至少形成一個可由選擇電極來控制的MOS-電晶體。此選擇電極是以一垂直於位線而延伸的選擇線來製成。在選擇線和位線的交叉點上，其中位線在此交叉點上不具有選擇電晶體，在對應的選擇線下方通過溝道注入方式而產生這樣一種摻雜區，以致於形成於選擇線下方的寄生MOS-電晶體具有如此低的起始電壓，以致於此一MOS-電晶體的導通和電壓是否施加於此一選擇線上是無關的。
若要在此節點和摻雜區之間形成一個選擇開關，則把條數和位線一樣多的選擇線組合起來。選擇電晶體沿著選擇線和位線之間的交叉點對角線產生。
如果在此節點和摻雜區之間形成解碼器，則當2n條位線聚集在一節點時須形成2n條選擇線。每二條相鄰的選擇線對於此種選擇電晶體的配置而言是彼此互補的。這時在每第n個選擇線對中，在選擇線與位線的2n-1個交叉點上分別配置相鄰的MOS-電晶體或不配置MOS-電晶體。
為了製造此種存儲器單元裝置，則須在半導體基片，最好是單晶矽片或SOI-基片的矽層中產生多個彼此絕緣的存儲器單元行。就每一存儲器單元行而言，在半導體基片中須形成第一摻雜區和第二摻雜區。
形成一層包含具有載流子浮獲陷阱材料的介質層。第一電極層產生於介質層上且被結構化以形成第一柵極。在第一柵極的側面上形成間隔物(Spacer)。形成包含具有載流子浮獲陷阱材料的第二介質層。為了形成第二柵極，須以基本上是保形(conform)的邊緣覆蓋方式來產生第二電極層且對其進行結構化。第一柵極和第二柵極是各自相鄰配置，其中相鄰柵極之間的距離小於平行於第一摻雜區和第二摻雜區之間的連接線的柵極的尺寸。
本發明的範圍亦包含有選擇地對第一柵極和第二柵極去除介於第一柵極和第二柵極之間的間隔物(spacer)且以自對準方式進行反摻雜，由此可調整第一柵極和第二柵極之間的區域中的半導體基片摻雜情況。此種反摻雜是以摻雜物濃度小於5×1017cm-3的範圍來進行。此種反摻雜最好調整至一個較高一點的數值，例如調整在所使用的技術中用於MOS-電晶體的溝道摻雜時所用摻雜物濃度的2倍至3倍。
為了在相鄰存儲器單元各行之間進行絕緣，本發明的方式是在相鄰存儲器單元各行之間分別藉助淺溝槽隔離(STI)技術形成條形的隔離溝槽。若柵極以具有對應於最小結構量F之間距形成且存儲器單元的各行以及隔離溝槽亦同樣具有F的寬度，則在此情況下在忽略第一摻雜區和第二摻雜區的面積需求時每一存儲器單元的面積需求是2F2。
本發明的方式是相鄰存儲器單元的各行通過如下方式絕緣，即各行分別以交替地在基本上平行的條形溝槽底上以及半導體基片的主面上的溝槽之間形成。在此情形中，溝槽的側壁起著相鄰存儲器單元各行之間絕緣作用。在此情況中，若二個柵極的中點之間所具有的間距是最小結構量F且二溝槽的中點之間的間距同樣也是最小結構量F時，則在忽略第一摻雜區和第二摻雜區的面積需求時每一存儲器單元的面積需求是1F2。
本發明依據附圖描繪的實施例詳細說明如下。附圖簡單說明如下
圖1示出相鄰存儲器單元各行通過絕緣溝槽而互相絕緣的一種存儲器單元裝置的俯視圖。
圖2示出為了調整選擇電晶體的起始電壓而進行溝道注入之後在圖1中以A-A表示通過半導體基片的剖面圖。
圖3示出在形成第一介質層，第一柵極和選擇線之後通過半導體基片的剖面圖。
圖4示出在第一介質層結構化之後以及在第一柵極的側面形成間隔物之後通過基片的剖面圖。
圖5示出在形成第二介質層和第二電極層之後通過半導體基片的剖面圖。
圖6示出通過第二電極層的結構化形成第二柵極之後的基片。
圖7示出為了形成第一摻雜區，第二摻雜區以及源極/漏極區而進行注入過程之後通過半導體基片的剖面圖。
圖8示出在對第一柵極和第二柵極形成接觸區之後存儲器單元裝置的俯視圖。
圖9示出存儲器單元裝置的俯視圖，其中相鄰存儲器單元的各行交替地配置在溝槽底部和相鄰溝槽之間且因此可通過溝槽的側壁而互相絕緣。
圖10示出為了配置在相鄰溝槽之間的解碼器電晶體的程序化而進行注入過程後在圖9中以A-A表示通過半導體基片的剖面。
圖11在刻蝕條形溝槽後在圖9中以C-C表示的剖面。
圖12示出為了配置在條形溝槽底部的解碼器電晶體的程序化而進行注入過程後在圖9中以B-B表示的剖面。
圖13示出形成第一字線後的剖面A-A。
圖14示出形成第一字線後的剖面C-C。
圖15示出形成第一字線後的剖面B-B。
圖16示出在第一字線的側壁上形成間隔物後的剖面A-A。
圖17示出在第一字線的側壁上形成間隔物後的剖面B-B。
圖18，19示出形成第二介質層和第二電極層後的剖面A-A或B-B。
圖20示出通過第二電極層的結構化形成第二字線後的剖面A-A。
圖21示出在形成第二字線之後的剖面B-B。
圖22示出去除第二隔離溝槽在溝槽底部上的刻蝕殘留物後的剖面B-B。
圖23示出形成第一和第二摻雜區以及源極/漏極區後的剖面A-A。
圖24示出形成第一和第二摻雜區以及源極/漏極區後的剖面B-B。
各附圖中的圖形未依比例繪製。
存儲器單元裝置包含分別相互交替地配置的第一字線WL1和第二字線WL2，(見圖1)。位線BL垂直於字線而延伸，位線分別通過具有第一摻雜區D1，第二摻雜區D2以及配置於其間的柵極介質材料和柵極的存儲單元各行而顯示，而柵極是通過第一字線WL1和第二字線WL2的相對應的部分形成。相鄰的位線BL通過隔離溝槽T而互相絕緣。
相鄰位線的中點間的間距例如是2F，其中F是可製造的最小結構量，例如0.5μm(微米)。相鄰的第一字線WL1和第二字線WL2之間中點的距離是F，例如0.5μm。如果把介於字線WL1，WL2中之一和位線BL中之一之間的交叉區域定義為存儲器單元，則每一存儲器單元的面積需求為2F2，例如0.5μm2。
字線WL1，WL2與位線BL交叉的區域對應於存儲器單元裝置的存儲器單元陣列。在此種存儲器單元陣列外部設置具有與位線BL正交的位選擇線BA的選擇開關。多條相鄰的位線BL(例如，3條)通過金屬化層M而組合成一個節點K。在節點K和第二摻雜區D2之間配置多條位選擇線BA，例如，3條，就像位線BL組合成節點K一樣。
在每一位線BL與位選擇線BA中之一的交叉點上各分別配置一個選擇電晶體，該選擇電晶體可經相對應的位選擇線BA而受到控制。在位線BL和另一條位選擇線BA的交叉點上於位選擇線BA下方對摻雜區這樣調整，使得在此交叉點上形成的寄生MOS-電晶體具有這樣一種起始電壓，使得該寄生MOS-電晶體可導通而和施加於位選擇線上的電平無關。為此，該寄生MOS電晶體最好具有負的起始電壓。相鄰位選擇線BA中點之間的距離例如是2F。
為了製造此種存儲器單元裝置，須在例如由p-摻雜的單晶矽(其本底摻雜物濃度為2×1015cm-3)所構成的基片11中通過注入方式形成一種p-摻雜的井狀區12(其摻雜物濃度例如為1×1017cm-3)(見圖2)。p-摻雜的井狀區12的深度例如為1μm。
在澱積一層厚度為5nm的雜散氧化物(Streuoxid)之後，例如以劑量為3×1012cm-2和能量為25keV的硼來進行一種與起始電壓有關的注入過程(未示出)。然後通過光刻工序步驟例如作為光刻膠形成程序掩膜13。以n-摻雜離子，例如劑量為1×1014cm-2和能量為40keV的砷，來進行注入過程，其中可對選擇開關進行編程。於是在位選擇線BA和位線BL不會形成選擇電晶體AT的交叉點上產生溝道摻雜區14。
在去除程序掩膜13以及雜散氧化物之後，在整個面上形成第一介質層15(見圖3)。第一介質層15是作為一種三層結構形成，即由厚度3nm的第一氧化矽層，厚度為8nm的氮化矽層以及厚度為4nm的第二氧化矽層所構成。
通過澱積第一電極層和第一SiO2-層以及隨後例如通過各向異性的刻蝕來進行結構化，則可形成第一字線WL1和位選擇線BA，它們分別由第一SiO2-結構16所覆蓋(見圖3)。第一電極層通過就地(insitu)摻雜澱積或未摻雜澱積以及隨後的注入摻雜或擴散摻雜過程而由例如摻雜多晶矽所構成，其厚度例如為0.4μm。第一電極層亦可由金屬矽化物及/或金屬所構成。
第一SiO2-層例如以TEOS-方法形成，其厚度例如為200nm。其結構化例如通過用CHF3的各向異性刻蝕來完成。
隨後通過用CHF3的幹法刻蝕對第一介電層15進行結構化。例如以TEOS-方法或由磷矽酸鹽玻璃來澱積另一層SiO2-層，則可在第一字線WL1和位選擇線BA的側壁形成間隔物17。間隔物17的寬度例如大約為50nm。為此另一層SiO2-層的厚度為50nm是需要的(見圖4)。例如用CHF3對間隔物進行刻蝕。
為了改良晶體的質量，隨後生長一層由氧化矽所構成的犧牲層(所謂犧牲性氧化物)且以氫氟酸進行刻蝕(未示出)。然後在整面上產生第二介電層18(見圖5)。第二介電層18就像第一介電層15一樣是由氧化矽，氮化矽，氧化矽所構成的三層。其層厚度等於第一介電層15的厚度。
然後在整面上形成一種例如由n-摻雜的多晶矽，金屬矽化物及/或金屬所構成的第二電極層19。第二電極層19的厚度為0.4μm。它完全填滿相鄰字線WL1之間的間距。
然後通過第二電極層19的結構化來形成第二字線WL2。第二電極層19的結構化是通過用例如CF4/O2的各向同性反刻蝕來進行。這時第二介電層18的表面是用作刻蝕阻止層。此種刻蝕一直延續到配置在位選擇線BA和與此位選擇線BA相鄰的第一字線WL1之間的第二電極層19的成分完全去除為止。於此可充分利用位選擇線BA和與其相鄰的第一字線WL1之間的距離大於相鄰字線WL1之間的距離(見圖6)。
在p-摻雜的井狀區12的表面摻雜需要調整的此種應用情況中，然後例如用氫氟酸去除第二介電層18的上部區域，使間隔物17的表面部分地裸露出來。然後選擇性地針對摻雜多晶矽去除間隔物17。用n-摻雜離子，例如，用劑量為1×1012至1×1013cm-2和能量為20keV的As實施注入過程。
另一種方式是，也可用擴散取代注入，為此用磷矽酸鹽玻璃(例如用作中間氧化物)來填入由於去除間隔物17而產生的空隙，以及通過向外擴散而將摻雜物引至p-摻雜的井狀區12中是適當的。若間隔物17由磷矽酸鹽玻璃構成，則此種摻雜過程亦可通過間隔物17往外擴散的方式來進行。
然後例如以摻雜物濃度為5×1015cm-2和能量為80keV的As來進行注入，其中對於選擇電晶體AT形成第一摻雜區D1，第二摻雜區D2和源極/漏極區20(見圖7和圖1)。
在本發明範圍內以二階段式的LDD-和HDD-注入方式實施注入過程。
為了較好的第一字線WL1和第二字線WL2的可接觸性，則須對這些字線這樣進行結構化，使它們具有字線擴大區WLA，字線接觸區WLK對垂直於字線而延伸的鋁條AL形成於WLA上(見圖8)。為此這樣來形成字線WL1，WL2，使它們在字線接觸區WLK的區域單側展寬。字線擴大區WLA的產生方式須使這種單側展寬各自安排在字線WL1，WL2彼此面對面的側面上。字線WL1，WL2的寬度在字線擴大區WLA前後都小於字線擴大區WLA的區域內的。此外，字線WL1，WL2的中點在字線擴大區WLA之前後是互相錯位的。
相鄰字線WL1，WL2的字線擴大區WLA是互相錯位配置的。字線WL1，WL2在字線擴大區WLA外的寬度大約等於字線擴大區WLA的區域內的寬度的一半。以此種方式可確保有一可靠的接觸孔開口用於形成字線接觸區WLK，而不必過度擴大字線的面積需求。在整個單元陣列上方字線擴大區WLA在字線WL1，WL2的寬度方向每一區段(segment)導至約一條字線的額外面積需求。一個區段包含例如32至128條字線。
此種存儲器單元裝置通過澱積中間氧化物，接觸孔的蝕刻，金屬層的澱積和結構化而製成。這些眾所周知的程序步驟未予以示出。
依據另一實施形式，存儲器單元裝置包含交替地配置的第一字線WL1′和第二字線WL2′(見圖9)。這時字線WL1′和相鄰第二字線WL2′之間的距離小於字線WL1′，WL2′的寬度。位線BL′垂直於字線WL1′，WL2′而延伸，位線BL′分別包含第一摻雜區D1′，第二摻雜區D2′，柵極介質材料以及配置於其間起著柵極作用的字線WL1′，WL2′。字線WL1′，WL2′和位線BL′相交的區域相應於存儲器單元裝置的單元陣列。位線BL′交替地配置在溝槽底部和相鄰溝槽之間。位線BL′通過溝槽的側壁而互相隔離。相鄰的第一字線WL1′和第二字線WL2′中心之間的距離例如是最小結構量F。因此每一個存儲器單元，其定義為字線WL1′，WL2′之一和位線BL′之一的交叉區的面積需求是1F2。
在單元陣列之外配置了一個解碼器，它包含垂直於位線BL′而延伸的位選擇線BA′。解碼器的選擇電晶體AT可經位選擇線BA′控制的。在位選擇線BA′和位線BL′(其上未設置選擇電晶體AT)的交叉點上的位選擇線BA′下方設置一個溝道摻雜區，通過該溝道摻雜區在交叉點上形成的寄生MOS-電晶體具有這樣一種起始電壓，它能使寄生MOS-電晶體可導通而與相對應的位選擇線BA上的電平無關。此種起始電壓最好是負值。
相鄰的位線BL′，例如，5條，是經由擴散接觸區DI′和金屬化區M′而互相連接並且和節點K′相連接。
在基片21中，例如，摻雜物濃度為2×1015cm-3的p-摻雜的單晶矽圓片或SOI-基片的矽層，例如可通過注入硼而形成p-摻雜的井狀區22。p-摻雜的井狀區22的摻雜物濃度例如可為1×1015cm-3且深度例如可為1μm(見圖10)。
然後澱積例如厚度為5nm的雜散氧化物(未示出)。為了調整起始電壓，例如用劑量3×1012cm-2和能量25keV的硼注入。
然後藉助光刻工序步驟例如由光刻膠形成第一程序掩膜231，用n-摻雜離子進行注入以便對安排在相鄰溝槽之間的解碼器電晶體程序化。此種注入例如以能量為40keV和劑量為1×1014cm-2的As來進行。於是形成溝道摻雜區241。
在去除第一程序掩罩231之後，通過澱積一層TEOS-SiO2-層以及隨後立即進行結構化，則可產生厚度例如為300nm的TEOS-硬掩膜25(見圖11，其中示出通過半導體基片在圖9中用C-C表示的剖面)。在使用TEOS-硬掩膜25作為刻蝕掩膜的情況下通過例如用HBr的各向異性的刻蝕，則可在基片中對條形溝槽26進行刻蝕。溝槽26的深度為0.6μm(見圖11)。然後通過澱積一層厚度為50nm的SiO2-層以及用CHF3來進行反刻蝕而形成SiO2-間隔物27。
然後在整面上進行注入過程以便調整此種在溝槽26底上建立的MOS-電晶體的起始電壓。此種注入過程例如用能量為25keV和劑量為3×1012cm-2的硼來進行。
隨後藉助於光刻工序步驟例如由光刻膠形成第二程序掩膜232。通過用n-摻雜離子，例如，能量為40keV和劑量為1×1014cm-2的砷進行注入過程以形成溝道摻雜區242。這樣即可對配置在溝槽26底上的解碼器MOS-電晶體程序化(見圖12，它示出在圖9中以B-B表示的剖面，此剖面平行於溝槽26底上的溝槽26之一)。第二程序掩膜232於是完全覆蓋了單元陣列。
在去除第二程序掩膜232和硬掩膜25以及例如用氫氟酸通過溼化學刻蝕去除SiO2-間隔物27之後，在溝槽的側壁上形成另外的SiO2-間隔物28。為此可澱積一層厚度為80nm的TEOS-SiO2-層且用CHF3對其進行刻蝕(見圖14，其中示出圖9中以C-C表示的剖面)。
在整面上形成第一介電層29。第一介電層29以三層方式構成。它包含第一SiO2-層(厚度為3nm)，Si3N4-層(厚度為8nm)，第二SiO2-層(厚度為4nm)(見圖13，其示出剖面A-A；圖14，其示出剖面C-C；圖15，其示出剖面B-B)。
然後，澱積第一電極層和TEOS-SiO2-層以便形成第一字線WL1′和覆蓋第一字線WL1′的氧化矽層30。第一電極層例如通過多晶矽的原地摻雜的澱積或通過多晶矽未摻雜的澱積以及隨後通過注入或擴散來摻雜而形成，其厚度為0.4μm。TEOS-SiO2-層30的厚度為200nm。結構化例如用CHF3實現。例如用HBr的各向異性刻蝕對第一電極層進行結構化來形成第一字線WL1′。在形成第一字線WL1′時同時產生位選擇線BA′。
隨後藉助CHF3對第一介電層29進行結構化(見圖16，其中示出剖面A-A；圖17，其中示出剖面B-B)。通過澱積一層例如由TEOS-SiO2或磷矽酸鹽玻璃所構成的絕緣層以及各向異性的反刻蝕，則可在第一字線WL1′的側面上形成間隔物31。反刻蝕例如用CHF3來進行。
為了改進晶體質量，隨後產生一層由氧化矽構成的犧牲層(所謂犧牲性氧化物)並且進行刻蝕(未示出)。然後在整面上澱積第二介電層32(見圖18，其中示出剖面A-A；圖19，其中示出剖面B-B)。第二介電層32例如以三層方式構成，它們是第一SiO2-層，Si3N4-層和第二SiO2-層。這些層的厚度對應於第一介電層29中的厚度。
第二電極層33澱積於第二介電層32上。第二電極層33例如由摻雜多晶矽構成，厚度為0.4μm，由此它完全填滿介於相鄰第一字線WL1′間的中間空間。第二電極層33例如通過n-摻雜多晶矽的原地摻雜澱積或通過多晶矽的未摻雜澱積和隨後通過注入或擴散形成摻雜。另一方式是，第二電極層33可由適合作為柵極或字線的金屬，金屬矽化物或類似的導電材料構成。
通過第二電極層33的各向同性反刻蝕以選擇性地對第二介電層32的方式形成第二字線WL2′。此種刻蝕例如用CF4/O2來進行。進行此種刻蝕，使得在相鄰溝槽之間以及位選擇線BA′和對BA′相鄰的第一字線WL1之間的第二介電層32的表面裸露出來。反之，在溝槽底部在位選擇線BA′和與BA′相鄰的第一字線WL1′之間仍保留刻蝕殘餘物331(見圖20，它示出相鄰溝槽之間的剖面A-A；圖21，它示出溝槽底上的剖面B-B)。
然後形成覆蓋單元陣列的光刻膠掩膜34。通過各向異性刻蝕去除在單元陣列和位選擇線BA′之間的溝槽底上的刻蝕殘餘物331。此種反蝕刻例如用HBr/Cl2來進行(見圖22，其中示出剖面B-B)。
在去除光刻膠掩膜34之後，用例如n-摻雜離子注入以便形成第一摻雜區D1′，第二摻雜區D2′，擴散接觸區DI′，以及解碼器MOS-電晶體的源極/漏極區35(見圖9，圖23，其中示出剖面A-A；圖24，其中示出剖面B-B)。注入例如用能量80keV和劑量5×1015cm-2的砷來進行。
本發明的範圍是以二階段LDD和HDD-注入方式實現注入。
存儲器單元配置通過澱積中間氧化物，接觸孔刻蝕以及金屬層的澱積和結構化而製成。這些眾所周知的工序步驟未予以示出。
本發明並不限於上述的實施例。特別是導電類型n和p可互換。
此外，本發明的範圍是使用一種由其它材料所構成的多層以分別用於第一介電層15，29和第二介電層18，32，在此多層中至少有一層比多層中至少另外一層具有較高的載流子浮獲截面，其中此種具有較高的載流子浮獲截面的層例如由Si3N4，TA2O5，Al2O3或TiO2所構成且相鄰的層由SiO2，Si3N4，或Al2O3所構成。此外，第一介電層15，29和第二介電層18，32含有例如由SiO2構成的介電層，雜質原子，例如，W，Pt，Cr，Ni，Pd或Ir，摻雜在由SiO2構成的介電層中。此種摻雜的雜質原子例如可通過注入，通過在氧化過程中的添加物或通過擴散而引進。
此種存儲器單元裝置的程序化是通過電子注入填滿在第一介電層15，29中或第二介電層18，32中的載流子浮獲陷阱實現。由此可提高起始電壓，在此起始電壓下在起著柵極作用的各字線下方形成導通溝道。各起始電壓所增加的值可以在程序化期間經所施加電壓的時間和大小來調整。
此種存儲器單元裝置的程序化或通過電子的Fowler-Nordheim-隧道穿透或通過熱電子注入實現。
為了通過Fowler-Nordheim-隧道穿透作用來寫入信息，則經相關的字線和位線來選取即將程序化的存儲器單元。存儲器單元的位線處於較低的電位，例如0電位。反之，相關的字線處於高電位，例如Vpr＝12伏。其它位線則提高至電位VBL，此電位VBL值是這樣安排的，使Vpr-VBL比程序化電壓Vpr小很多。其它字線則提高至電位VWL≥VBL+VT，其中VT是閾值(Threshold)電壓。因為在程序化時所有其它與所選取的字線正交的位線位於較高的電位，所以其它與所選取字線相連接的存儲器單元不會被程序化。存儲器單元是以NAND-配置的方式相連接，因此它們以如此布線使得不會有漏極電流流經存儲器單元。這樣所具有的優點是整個程序化過程可用很少的功率來運行。
若此種程序化是通過熱電子注入的方式實現，則必須在即將程序化的MOS-電晶體上施加飽和電壓。為此屬於此存儲器單元的位線處於地電位和一個高電位(例如，VBLpr＝6伏)之間。屬於此存儲器單元的字線則處於一種電位，MOS-電晶體在此種電位時處於飽和運行狀態。字線上的電壓VWLpr比VBLpr小，例如VWLpr＝4伏。其它字線則處在較高的電位，此一電位比VBLpr和VWLpr高，例如VWL＝7伏。須依據柵極介電質的厚度這樣來選取此電壓，使得不出現Fowler-Nordheim-隧道穿透作用。所有其它的位線在兩端處於同一電位，例如，VBL＝VWLpr/2。因此，沿著所選取的字線而位於其它位線上的存儲器單元的程序化被阻止而避免電流流通。通過此種在高電壓時的飽和運行可在所選取存儲器單元的MOS-電晶體的溝道區域中產生熱電子，這些電子有一部分會注入到柵極電介質中。這些電子被柵極電介質中的載流子浮獲陷阱浮獲而提高MOS-電晶體的閾值電壓。各按照在各存儲器單元中待儲存的信息以此種方式目標明確地改變各MOS-電晶體的閾值電壓。
存儲器單元是在「NAND」-結構中運行。即，在存儲器單元所形成的行中，未被選取的字線WL1，WL2或WL1′，WL2′須施加一種電壓，這時溝道區導通且與柵極電介質中存在的電荷無關。如果此種存儲器單元裝置這樣進行程序化，使其具有二個不同的起始電壓值，則所選取的柵極須施加一種介於第一起始電壓值和第二起始電壓值之間的電壓。然後須評估是否有電流流經存儲器單元行。
權利要求
1.存儲器單元裝置，其特徵為-在半導體基片(11)中配置多個存儲器單元行，-相鄰存儲器單元各行互相絕緣，-存儲器單元中各行分別具有第一摻雜區(D1)和第二摻雜區(D2)，此兩個摻雜區之間在半導體基片(11)的主面上配置柵極電介質(15，18)和多個相鄰配置的柵極(WL1，WL2)，其中柵極電介質包含一種具有載流子浮獲陷阱的材料，-相鄰柵極(WL1，WL2)的間距小於柵極(WL1，WL2)的尺寸，其中柵極(WL1，WL2)平行於第一摻雜區(D1)和第二摻雜區(D2)之間的連接線。
2.按權利要求1的存儲器單元裝置，其中，-在半導體基片(21)的主面中設有平行的條形溝槽(26)，-存儲器單元的各行分別交替地配置在溝槽(26)底上和主面上相鄰的溝槽(26)之間。
3.按權利要求1的存儲器單元裝置，其中，為了在相鄰存儲器單元各行之間絕緣，須在半導體基片(11)中設置絕緣的溝槽(T)。
4.按權利要求1至3之一的存儲器單元裝置，其中，柵極電介質各自含有一種多層的電介質層，其中至少有一層具有比至少一其它層更大的載流子浮獲截面。
5.按權利要求4的存儲器單元裝置，其中，-具有較大的載流子浮獲截面的層至少含有材料Si3N4，Ta2O5，Al2O3或TiO2之一，-其它層至少含有材料SiO2，Si3N4或Al2O3之一。
6.按權利要求1至3之一的存儲器單元裝置，其中，柵極電介質各自含有摻雜的雜質原子的介電質層，其中摻雜的雜質原子比電介質層有較大的載流子浮獲截面。
7.按權利要求6的存儲器單元裝置，其中，-電介質層含有SiO2，-摻雜的雜質原子至少含有元素W，Pt，Cr，Ni，Pd，或Ir中之一。
8.存儲器單元裝置的製造方法，其特徵為-在半導體基片(11)中產生多個彼此絕緣的存儲器單元行，-就半導體基片(11)中每一存儲器單元行而言，形成第一摻雜區(D1)和第二摻雜區(D2)，-在第一摻雜區(D1)和第二摻雜區(D2)之間在半導體基片(11)的主面上這樣產生柵極電介質(15，18)，它們由具有載流子浮獲陷阱的材料產生，和多個相鄰配置的柵極(WL1，WL2)，使相鄰柵極(WL1，WL2)之間的距離小於平行於第一摻雜區(D1)和第二摻雜區(D2)之間的連接線的柵極(WL1，WL2)尺寸。
9.按權利要求8的方法，其中，-柵極電介質(15，18)各自以多層方式形成，其中至少有一層具有至少比其它層更大的載流子浮獲截面。
10.按權利要求9的方法，其中，-具有較大載流子浮獲截面的層至少含有材料Si3N4，Ta2O5，Al2O3或TiO2之一，-其它層至少含有材料SiO2，Si3N4或Al2O3之一。
11.按權利要求8的方法，其中，柵極電介質(15，18)各自形成一層具有已摻雜的雜質原子的電介質層，其中已摻雜的雜質原子和電介質層比較時具有較大的載流子浮獲截面。
12.按權利要求11的方法，其中，-電介質層含有SiO2，-摻雜的雜質原子至少含有元素W，Pt，Cr，Ni，Pd或Ir中之一。
13.按權利要求8至12之一的方法，其中，-形成第一電介質層(15)，-產生第一電極層且進行結構化以形成第一柵極(WL1)，-在第一柵極(WL1)的側壁上形成間隔物(17)，-形成第二電介質層(18)，-為了形成第二柵極(WL2)，須以基本上是保形的邊緣覆蓋方式來產生第二電極層(19)且進行結構化。
14.按權利要求13的方法，其中，-以選擇性地對第一柵極(WL1)和第二柵極(WL2)的方式來去除介於第一柵極(WL1)和第二柵極(WL2)之間的間隔物(17)，-通過反摻雜來調整介於第一柵極(WL1)和第二柵極(WL2)之間的區域中的半導體基片的摻雜。
15.按權利要求12至14之一的方法，其中，在半導體基片(11)的主面中形成條形絕緣溝槽(T)，這些溝槽(T)分別配置在相鄰存儲器單元的各行之間。
16.按權利要求12至14之一的方法，其中，-在半導體基片(21)的主面中形成基本上是平行的條形溝槽(26)，-存儲器單元的各行分別交替地形成在溝槽(26)底上和相鄰構槽(26)之間的主面上。
全文摘要
在半導體基片(21)中配置的多個互相絕緣的存儲器單元行分別具有第一摻雜區(D1′)和第二摻雜區(D2′),在此二個摻雜區之間配置柵極電介質材料(29,32),內含一種具有載流子－俘獲陷阱的材料,和多個柵極(WL1′,WL2′)。相鄰柵極(WL1′,WL2′)的間距小於柵極(WL1′,WL2′)尺寸。通過載流子進入柵極電介質材料(29,32)中以儲存信息。柵極(WL1′,WL2′)最好藉間隔物(spacer)技術來製造。
文檔編號H01L29/788GK1240536SQ97180720
公開日2000年1月5日 申請日期1997年11月20日 優先權日1996年12月17日
發明者F·霍夫曼, J·維勒, H·雷辛格, P·－W·馮巴斯, W·克勞特施內德 申請人:西門子公司