一種mos器件結構及其製備方法
2023-06-12 20:10:16 2
專利名稱：一種mos器件結構及其製備方法
技術領域：
本發明涉及半導體器件技術領域，尤其涉及一種MOS器件結構及其製備方法。
背景技術：
自從第一個電晶體發明以來，經過幾十年的飛速發展，電晶體的橫向和縱向尺寸都迅速縮小。據國際半導體技術藍圖(ITRS，International Technology Roadmap for Semiconductors)在2004年的預測，到2018年電晶體的特徵尺寸將達到7nm。尺寸的持續縮小使電晶體的性能(速度)不斷提高，也使得我們能夠在相同面積的晶片上集成更多的器件，集成電路的功能越來越強，同時也降低了單位功能成本。然而器件特徵尺寸的不斷減小也帶來了一系列的挑戰。當器件的特徵尺寸進入到深亞微米以後，器件的短溝道效應(SCE，Short Channel Effect)日趨嚴重，從而使器件的性能退化。短溝道效應(Short Channel Effect)是CMOS器件溝道長度縮小時常見的現象， 它會造成閾值電壓漂移、源漏穿通、DIBL(Drain induction barrier lower，漏極感應勢壘降低)(較高漏壓下)等特性，嚴重時會造成CMOS器件性能失效。SCE可以用Yau提出的電荷共享模型來解釋，即當溝道變短時，源襯、漏襯PN結分享溝道耗盡區電荷與溝道總電荷的比例將增大，從而導致柵控能力下降。根據電荷共享模型推導出的閾值電壓漂移公式
AKaj = L(長溝)-Vjmm = Ml =Jl + ^ - 1 ,可知，抑制 SCE 的常規方
C C L \ Λ,
οχοχVd
法為以下三種(分別調節公式中標出的三個參數)(1)減小t。x ;(2)減小溝道摻雜濃度Nb ； (3)減小源襯、漏襯PN結的結深&。其中，針對t。x&調節，即柵極介質層厚度的調節，由於介質層隧穿電流與氧化層厚度成指數關係，柵極介質層厚度不能無限減小，如對於傳統Si02 或者SiON介質層，當厚度減小到Inm時，將導致器件完全失效。對於高階的納米器件，已經引入高介電常數的Hf02、Zr02、A1203或者其組合的高K材料作為柵極介電層，這樣可以保持較大厚度情況下達到等效EOT的效果。但傳統的電荷共享模型未考慮器件源漏的邊緣電場通過側牆的電容耦合而影響溝道的效應，因為傳統的Si02或者SiON介質層較薄，這種效應還不明顯。但當採用高K材料的厚柵介質層時，這種效應將對器件影響變大，嚴重時會造成器件特性衰退。對於在高K厚柵介質層的器件中如何減小這種效應，從理論分析可知有兩種方法一是增大側牆的厚度，二是降低側牆的介電常數。在這兩種方法中，前者不利於集成密度增大；後者是一種有效的辦法，可以減小側牆的耦合電容，從而減弱器件源漏的邊緣電場通過側牆的電容耦合影響溝道的效應。然而，目前高K柵介質層器件的側牆材料尚停留在傳統的側牆工藝，即採用Si02 或者Si3N4或者其組合作為側牆材料，而Si02的相對介電常數是3. 9，Si3N4的相對介電常數更是Si02的兩倍。因而，如何降低高K柵介質層器件的側牆材料的相對介電常數，已成為目前業界亟需解決的關鍵問題。
發明內容
本發明的目的在於提供一種MOS器件結構及其製備方法，以提高MOS器件的性能。為解決上述問題，本發明提出一種MOS器件結構，所述MOS器件的柵氧化層為高K 厚柵介質層，其側牆為低K介質層。可選的，所述低K介質層的相對介電常數為1.8 3. 5。可選的，該MOS器件結構具體包括半導體襯底；柵氧化層，形成於所述半導體襯底上；柵極，形成於所述柵氧化層上，並且所述柵極的兩側形成有所述側牆；以及源漏區，形成於所述柵極兩側的所述半導體襯底內。可選的，所述柵氧化層的材料為Hf02、&02、A1203中的任一種或其組合。可選的，所述側牆的材料為Si02或者Si3N4或者其組合，且在其中摻入碳。同時，為解決上述問題，本發明還提出一種MOS器件的製備方法，該方法包括如下步驟提供半導體襯底；在所述半導體襯底上製備柵氧化層；在所述柵氧化層上製備柵極；在所述柵極的兩側澱積及自對準刻蝕形成側牆；進行源漏注入，在所述半導體襯底內形成源漏區；其中，所述柵氧化層為高K厚柵介質層，所述側牆為低K介質層。可選的，所述低K介質層的相對介電常數為1. 8 3. 5。可選的，所述低K介的側牆是通過在側牆材料澱積過程中摻入碳雜質形成的。可選的，所述柵氧化層的材料為Hf02、&02、A1203中的任一種或其組合。與現有技術相比，本發明提供的MOS器件結構，其側牆為低K介質層，從而可以減弱高K厚柵MOS器件源漏的邊緣電場通過側牆的電容耦合影響溝道的效應，有效抑制高K 厚柵介質MOS器件的短溝道效應，提高MOS器件的性能。與現有技術相比，本發明提供的MOS器件製備方法通過在側牆材料澱積過程中進行碳摻雜，使所述側牆材料的介電常數大大降低，從而可以減弱高K厚柵MOSFET源漏的邊緣電場通過側牆的電容耦合影響溝道的效應，有效抑制高K厚柵介質層MOSFET的短溝道效應，提高MOS器件的性能，該方法簡單方便。
圖1為本發明實施例提供的MOS器件結構的示意圖。
具體實施例方式以下結合附圖和具體實施例對本發明提出的MOS器件結構及其製備方法作進一步詳細說明。根據下面說明和權利要求書，本發明的優點和特徵將更清楚。需說明的是，附圖均採用非常簡化的形式且均使用非精準的比率，僅用於方便、明晰地輔助說明本發明實施例的目的。本發明的核心思想在於，提供一種MOS器件結構，其側牆為低K介質層，從而可以減弱高K厚柵MOS器件源漏的邊緣電場通過側牆的電容耦合影響溝道的效應，有效抑制高K 厚柵介質MOS器件的短溝道效應，提高MOS器件的性能；同時，還提供一種MOS器件製備方法，該方法通過在側牆材料澱積過程中進行碳摻雜，使所述側牆材料的介電常數大大降低， 從而可以減弱高K厚柵MOSFET源漏的邊緣電場通過側牆的電容耦合影響溝道的效應，有效抑制高K厚柵介質層MOSFET的短溝道效應，提高MOS器件的性能，且該方法簡單方便。本發明實施例提供的MOS器件結構，其柵氧化層為高K厚柵介質層，其側牆為低K 介質層。關於該器件的具體結構，請參考圖1，圖1為本發明實施例提供的MOS器件結構的示意圖，如圖1所示，本發明實施例提供的MOS器件結構包括半導體襯底100 ；柵氧化層101，形成於所述半導體襯底100上；柵極102，形成於所述柵氧化層101上，並且所述柵極102的兩側形成有所述側牆 103 ；以及源漏區104/105，形成於所述柵極102兩側的所述半導體襯底100內；其中，所述柵氧化層101為高K厚柵介質層，所述側牆103為低K介質層。本發明實施例提供的MOS器件結構，其側牆為低K介質層，從而可以減弱高K厚柵 MOS器件源漏的邊緣電場通過側牆的電容耦合影響溝道的效應，有效抑制高K厚柵介質MOS 器件的短溝道效應，提高MOS器件的性能。進一步地，所述側牆103的材料為Si02或者Si3N4或者其組合，並通過在其中摻入碳形成所述低K介質層；所述低K介質層的相對介電常數為1. 8 3. 5。舉例來說，當所述側牆103的材料為Si02時，摻碳後形成的所述低K介質層的相對介電常數達到2. 7以下。進一步地，所述柵氧化層101的材料為Hf02、Zr02,A1203中的任一種或其組合。結合圖1，本發明實施例提供的MOS器件的製備方法，包括如下步驟提供半導體襯底100 ；在所述半導體襯底100上製備柵氧化層101 ；在所述柵氧化層101上製備柵極102 ；在所述柵極102的兩側澱積及自對準刻蝕形成側牆103 ；進行源漏注入，在所述半導體襯底100內形成源漏區104/105 ；其中，所述柵氧化層101為高K厚柵介質層，所述側牆103為低K介質層。進一步地，所述側牆103的材料為Si02或者Si3N4或者其組合，並通過在其中摻入碳形成所述低K介質層；所述低K介質層的相對介電常數為1. 8 3. 5。本發明實施例提供的MOS器件製備方法通過在側牆材料澱積過程中進行碳摻雜， 使所述側牆材料的介電常數大大降低，從而可以減弱高K厚柵MOSFET源漏的邊緣電場通過側牆的電容耦合影響溝道的效應，有效抑制高K厚柵介質層MOSFET的短溝道效應，提高MOS 器件的性能，且該方法簡單方便。進一步地，所述柵氧化層101的材料為Hf02、Zr02,A1203中的任一種或其組合。綜上所述，本發明提供了提供一種MOS器件結構，其側牆為低K介質層，從而可以減弱高K厚柵MOS器件源漏的邊緣電場通過側牆的電容耦合影響溝道的效應，有效抑制高K 厚柵介質MOS器件的短溝道效應，提高MOS器件的性能；同時，還提供了一種MOS器件製備方法，該方法通過在側牆材料澱積過程中進行碳摻雜，使所述側牆材料的介電常數大大降低，從而可以減弱高K厚柵MOSFET源漏的邊緣電場通過側牆的電容耦合影響溝道的效應， 有效抑制高K厚柵介質層MOSFET的短溝道效應，提高MOS器件的性能，且該方法簡單方便。
顯然，本領域的技術人員可以對發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。
權利要求
1.一種MOS器件結構，其特徵在於，所述MOS器件的柵氧化層為高K厚柵介質層，其側牆為低K介質層。
2.如權利要求1所述的MOS器件結構，其特徵在於，所述低K介質層的相對介電常數為 1. 8 3. 5。
3.如權利要求2所述的MOS器件結構，其特徵在於，該MOS器件結構具體包括 半導體襯底；柵氧化層，形成於所述半導體襯底上；柵極，形成於所述柵氧化層上，並且所述柵極的兩側形成有所述側牆；以及源漏區，形成於所述柵極兩側的所述半導體襯底內。
4.如權利要求2所述的MOS器件結構，其特徵在於，所述柵氧化層的材料為Hf02、 Zr02,A1203中的任一種或其組合。
5.如權利要求2所述的MOS器件結構，其特徵在於，所述側牆的材料為Si02或者Si3N4 或者其組合，且在其中摻入碳。
6.一種MOS器件的製備方法，其特徵在於，包括如下步驟 提供半導體襯底；在所述半導體襯底上製備柵氧化層；在所述柵氧化層上製備柵極；在所述柵極的兩側澱積及自對準刻蝕形成側牆；進行源漏注入，在所述半導體襯底內形成源漏區；其中，所述柵氧化層為高K厚柵介質層，所述側牆為低K介質層。
7.如權利要求6所述的MOS器件的製備方法，其特徵在於，所述低K介質層的相對介電常數為1.8 3. 5。
8.如權利要求7所述的MOS器件的製備方法，其特徵在於，所述低K介的側牆是通過在側牆材料澱積過程中摻入碳雜質形成的。
9.如權利8所述的MOS器件的製備方法，其特徵在於，所述柵氧化層的材料為Hf02、 Zr02,A1203中的任一種或其組合。
全文摘要
本發明公開了一種MOS器件結構，其側牆為低K介質層，從而可以減弱高K厚柵MOS器件源漏的邊緣電場通過側牆的電容耦合影響溝道的效應，有效抑制高K厚柵介質MOS器件的短溝道效應，提高MOS器件的性能；同時，公開了一種MOS器件製備方法，該方法通過在側牆材料澱積過程中進行碳摻雜，使所述側牆材料的介電常數大大降低，從而可以減弱高K厚柵MOSFET源漏的邊緣電場通過側牆的電容耦合影響溝道的效應，有效抑制高K厚柵介質層MOSFET的短溝道效應，提高MOS器件的性能，且該方法簡單方便。
文檔編號H01L29/10GK102306660SQ20111026625
公開日2012年1月4日 申請日期2011年9月8日 優先權日2011年9月8日
發明者張亮, 陳玉文, 黃曉櫓 申請人:上海華力微電子有限公司