電阻式隨機存取存儲器裝置的製作方法
2023-06-12 20:11:02 1
本發明是關於電阻式隨機存取存儲器(RRAM)裝置，且特別關於RRAM裝置的堆疊結構。
背景技術：
電阻式隨機存取存儲器(RRAM)裝置具有功率消耗低、操作電壓低、寫入抹除時間短、耐久度長、存儲時間長、非破壞性讀取、多狀態存儲、元件工藝簡單、及可微縮性等優點，所以成為新興非揮發性存儲器的主流。RRAM裝置的基本結構為底電極、電阻轉態層、及頂電極構成的金屬-絕緣體-金屬(metal-insulator-metal，MIM)疊層結構，且RRAM裝置其電阻轉換(resistive switching，RS)阻值特性為元件的重要特性。舉例來說，在施加寫入電壓至RRAM裝置時，電阻轉態層中的氧原子將遷移至頂電極，達成電阻轉換的效果。然而頂電極中的氧原子可能回擴散至電阻轉態層，甚至逃逸出頂電極而造成RRAM裝置失效。
綜上所述，目前亟需新的RRAM裝置及其製造方法，以改善上述缺點。
技術實現要素：
本發明一實施例提供的電阻式隨機存取存儲器裝置，包括：底電極；電阻轉態層，設置於底電極上；可氧化層，設置於電阻轉態層上；第一氧擴散阻障層，位於可氧化層與電阻轉態層之間；以及第二氧擴散阻障層，位於可氧化層上。
本發明實施例的電阻式隨機存取存儲器裝置，可以克服現有技術中的在施加寫入電壓至RRAM裝置時，電阻轉態層中的氧原子可能回擴散至電阻轉態層，甚至逃逸出頂電極而造成RRAM裝置失效的問題。
附圖說明
圖1是本發明一實施例中，RRAM裝置的剖視圖。
圖2是本發明另一實施例中，RRAM裝置的剖視圖。
附圖標號：
200 MIM結構
202 底電極接觸插塞
204 頂電極接觸插塞
206 底電極
208 電阻轉態層
209 第一氧擴散阻障層
210 可氧化層
211 第二氧擴散阻障層
211a、211c 氮化鈦層
211b 氮氧化鈦層、氧化鋁層
250 半導體基板
252、254 層間介電層
256 電晶體
500 RRAM裝置
具體實施方式
本發明一實施例提供非揮發性存儲器如電阻式隨機存取存儲器(RRAM)裝置。在已知RRAM裝置中，因施加電壓而自電阻轉態層遷移至頂電極中的氧，可能會向下回擴散至電阻轉態層，或向上逃逸出頂電極。上述頂電極中氧擴散/逃逸的現象會使RRAM裝置失效。為克服上述氧擴散/逃逸的問題，本發明提供新穎的RRAM堆疊結構。
圖1是本發明一實施例中，RRAM裝置500的剖視圖。如圖1所示，RRAM裝置500可設置於半導體基板250上。在一實施例中，半導體基板250可為矽基板。RRAM裝置500的主要元件包括底電極接觸插塞202設置於半導體基板250上、底電極206設置於底電極插塞202上且接觸底電極插塞202、電阻轉態層208設置於底電極206上、第一氧擴散阻障層209設置於電阻轉態層208上、可氧化層210設置於第一氧擴散阻障層(diffusion barrier layer)209上、第二氧擴散阻障層211設置於可氧化層210上、以及頂電極接觸插塞204設置於第二氧擴散阻障層211上且接觸第二氧擴散阻障層211。
在一實施例中，底電極接觸插塞202和頂電極接觸插塞204的材質可為鎢(W)。在一實施例中，底電極206的材質可為鎢、鉑、鋁、鈦、氮化鈦、或上述組合，且其厚度介於10nm至100nm之間。若底電極206的厚度過薄，則可能對下方層狀物的粗糙度過份敏感。若底電極206的厚度過厚，則可能改變結晶相關的微結構。在一實施例中，可氧化層210的材質可為鈦，且其厚度介於10nm至50nm之間。若可氧化層210的厚度過薄，則可能自電阻轉換態層208接收氧並氧化，而無法以低電壓操作。若可氧化層210的厚度過厚，則可能自電阻轉態層接收過多氧，使電阻轉態層208失去轉態能力。在一實施例中，底電極206和可氧化層210的形成方法可為電子束真空蒸鍍(E-beam evaporation)、濺射法(sputtering)、或物理氣相沉積(PVD)。
在一實施例中，電阻轉態層208的材質包括氧化鉿、氧化鈦、氧化鎢、氧化鉭、氧化鋯、或上述的組合，且其厚度介於5nm至10nm之間。若電阻轉態層208的厚度過薄，則電阻轉態層208的漏電流可能過大而無法轉態。若電阻轉態層208的厚度過厚，則難以作為電阻轉態單元。在一實施例中，電阻轉態層208的形成方法可為原子層沉積(ALD)。
在一實施例中，夾設於電阻轉態層208與可氧化層210之間的第一氧擴散阻障層209為氧化鋁，且第一氧擴散阻障層209的厚度介於0.3nm至0.6nm之間。若第一氧擴散阻障層209過薄，則無法有效避免自電阻轉態層208遷移至可氧化電層210的氧，在未施加電壓的狀態下回擴散至電阻轉態層208的問題。若第一氧擴散阻障層209過厚，則會大幅增加整個MIM結構200的電阻而增加RRAM的驅動電壓，甚至使RRAM失效。在一實施例中，第一氧擴散阻障層209的形成方法為ALD。
在一實施例中，夾設於可氧化層210與頂電極接觸插塞204之間的第二氧擴散阻障層211為雙層結構，比如氮氧化鈦層211b位於氮化鈦層211a下，如圖1所示。在此實施例中，氮氧化鈦層211b的厚度介於5nm至15nm之間，而氮化鈦層211a的厚度介於10nm至20nm之間。若氮氧化鈦層的厚度過薄，則無法有效避免自電阻轉態層208遷移至可氧化層210的氧，在未施加電壓的狀態下向上逃逸出可氧化層210的問題。若氮氧化鈦層的厚度過厚，則會大幅增加整個MIM結構200的電阻而增加RRAM的驅動電壓，甚至使RRAM失效。在另一實施例中，另一氮化鈦層211c位於氮氧化鈦層211b下，如圖2所示。若氮氧化鈦層下的氮化鈦層過厚，則會氮氧化鈦層與可氧化層210之間的距離過遠，而無法避免可氧化層210中的氧向上逃逸的問題，且會使工藝難以進行(需刻蝕較厚的氮化鈦層)。在一實施例中，氮氧化鈦層之上的氮化鈦層，與氮氧化鈦層之下的氮化鈦層具有相同厚度。在一實施例中，氮氧化鈦層中的鈦、氧、與氮的摩爾比介於4:0.04:1至4:1:3之間。若氧的比例過低，則無法避免上述氧逃逸的問題。若氧的比例過高，則會大幅增加整個MIM結構200的電阻而增加RRAM裝置的驅動電壓，甚至使RRAM裝置失效。在一實施例中，氮化鈦層與氮氧化鈦層的形成方法可為電子束真空蒸鍍、濺射法、PVD、或ALD。在此實施例中，第二氧擴散阻障層211中最上層的氮化鈦層211a可作為MIM結構200的頂電極。
在另一實施例中，第二氧擴散阻障層211為雙層結構，比如位於氮化鈦層211a下的氧化鋁層211b，如圖1所示。在此實施例中，氧化鋁層的厚度介於0.3nm至0.6nm之間，而氮化鈦層的厚度介於10nm至20nm之間。若的氧化鋁層過薄，則無法有效避免自電阻轉態層208遷移至可氧化層210的氧，在未施加電壓的狀態下向上逃逸出可氧化層210的問題。若氧化鋁層的厚度過厚，則會大幅增加整個MIM結構200的電阻而增加RRAM裝置的驅動電壓，甚至使RRAM裝置失效。在一實施例中，氮化鈦層的形成方法可為電子束真空蒸鍍、濺射法、或PVD，而氧化鋁層的形成方法可為PVD或ALD。在一實施例中，第二氧擴散阻障層211的頂部的氮化鈦層211a可作為MIM結構200的頂電極。
上述底電極206、電阻轉態層208、第一氧擴散阻障層209、可氧化層210、與第二氧擴散阻障層211共同構成MIM結構200。
本發明實施例的RRAM裝置500的操作方式如下述。對RRAM裝置500的頂電極接觸插塞204施加正(負)偏壓，以轉換電阻式隨機存取存儲器裝置500的電阻狀態(resistance state)。當對RRAM裝置500的頂電極接觸插塞204施加正(負)直流偏壓時，電流會隨著電壓增加而增加，當電流上升至限流值，其對應的偏壓為形成電壓(forming voltage)，且形成電壓通常具有較大值。此時RRAM裝置500的電阻狀態由原始狀態(original state；O-state)轉換到低電阻狀態(low resistance state；LRS，或可稱為ON-state)。接著，對本發明實施例的RRAM裝置500的頂電極接觸插塞204施予一抹除電壓(turn-off voltage)，當抹除電壓至一適當值時元件電流開始下降，當抹除電壓至一極限值時電流急速下降至較低的電流值，此時RRAM裝置500的電阻狀態由低電阻狀態的電流轉態到高電阻狀態(high resistance state；HRS，或可稱為OFF-state)。
接著，對RRAM裝置500的頂電極接觸插塞204施予開啟電壓(turn-on voltage)時，電流會隨著電壓增加而增加，當開啟電壓至一極限值時到達電流限流值，此時RRAM裝置500的電阻狀態由高電阻狀態轉換至低電阻狀態，且此電阻轉換特性可以多次重複操作。另外，可對電阻狀態為高電阻狀態(HRS)或低電阻狀態(LRS)的RRAM裝置500施予小於抹除電壓和寫入電壓的讀取電壓，以讀取RRAM裝置500在不同電阻狀態下的電流值，得知RRAM裝置500的存儲狀態。換言之，通過調整施加至RRAM裝置500的偏壓大小，可轉換RRAM裝置500的電阻以達存儲目的。在無外加電源供應下，高低電阻態皆能維持其存儲態，即RRAM裝置500可用於非揮發性存儲器。
接著將進一步說明本發明一實施例的RRAM裝置500的製造方法。首先，提供半導體基板250，如矽基板，並對其進行溼式清洗工藝。接著形成電晶體256於半導體基板250上。值得注意的是，圖式中的電晶體256僅用以舉例而非局限本發明。然後，可利用化學氣相沉積法(CVD)或等離子體增強型化學氣相沉積法(PECVD)，毯覆性地沉積層間介電層252。然後，可利用例如包括光刻法和非等向刻蝕法的圖案化工藝，形成開口於層間介電層252中，以定義底電極接觸插塞202的形成位置，且底電極接觸插塞202接觸電晶體256(如電晶體256的漏極)。接著可利用化學氣相沉積法(CVD)，沉積阻障層如鈦或氮化鈦(TiN)於開口側壁，再將導電材料如鎢(W)填入開口中，再進行平坦化工藝如化學機械拋光(CMP)，以移除層間介電層252的頂面上多餘的導電材料，以形成底電極接觸插塞202於開口中。接著，可利用電子束真空蒸鍍、濺射法、或PVD，形成底電極層於層間介電層252上。之後可利用原子層沉積法(ALD)，於底電極層上成長電阻轉態層。在一實施例中，可在形成電阻轉態層之後對上述電阻轉態層進行退火工藝如快速熱退火工藝(rapid thermal annealing，RTA)。接著，可利用ALD形成第一氧擴散阻障層(如氧化鋁)於電阻轉態層上。接著可採用電子束真空蒸鍍法、濺射法、PVD、或ALD，形成可氧化層於第一氧擴散阻障層上。接著可採用電子束真空蒸鍍法、濺射法、PVD、或ALD，形成第二氧擴散阻障層於可氧化層上。接著圖案化第一氧擴散阻障層、可氧化層、第一氧擴散阻障層、電阻轉態層、及底電極層，以定義第一氧擴散阻障層211、可氧化層210、第一氧擴散阻障層209、電阻轉態層208、及底電極206如MIM結構200。
之後，可再利用化學氣相沉積法(CVD)或等離子體增強型化學氣相沉積法(PECVD)，毯覆性地沉積層間介電層254。然後，可利用例如包括光刻法和非等向性刻蝕法的圖案化工藝，於層間介電層254中形成開口，定義出頂電極接觸插塞204的形成位置，且開口露出部分可氧化層210。接著，可利用CVD沉積阻障層如鈦或氮化鈦(TiN)於開口側壁，再於將導電材料如鎢(W)填入開口中，再進行平坦化工藝如化學機械拋光(CMP)，以移除層間介電層254的頂面上多餘的導電材料，並形成頂電極接觸插塞204於開口中。可以理解的是，本申請案的RRAM裝置500的形成方法包含但不限於上述方法。
雖然本發明已以數個實施例揭露於上，然其並非用以限定本發明，任何本技術領域中相關技術人員，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍當視權利要求書所界定者為準。