存儲電路的製作方法
2023-06-01 22:35:41
存儲電路的製作方法
【專利摘要】本發明涉及存儲電路。根據實施例描述一種存儲電路，其具有用於提供待存儲的值的輸入級、用於存儲待存儲的值的存儲級、用於輸出由存儲電路存儲的值的輸出級以及控制電路，其中該控制電路被設立用於從該輸出級接收表明該輸出級的加載狀態的信號，並且如果該輸出級的加載狀態與預先給定的預加載狀態相同，則向該存儲級輸出激活信號，並且其中該存儲級被設立用於響應於該激活信號而存儲由該輸入級提供的待存儲的值。
【專利說明】存儲電路
【技術領域】
[0001]實施例一般涉及一種存儲器。
【背景技術】
[0002]為了保障安全相關電路以防止差分電磁分析(02嫩)，存在如下可能性，即構造以及控制此電路，使得使確定的線路節點定期地達到預加載狀態(例如在每次加載之間達到新的值)。
[0003]有效地、例如僅以處理速度的小的提高支持這樣的功能的電路是值得想望的。
【發明內容】
[0004]根據一種實施方式，描述一種存儲電路，該存儲電路具有用於提供待存儲的值的輸入級、用於存儲待存儲的值的存儲級、用於輸出由存儲電路存儲的值的輸出級以及控制電路，其中該控制電路被設立用於接收輸出級的信號，該信號表明輸出級的加載狀態，並且如果該輸出級的加載狀態與預先給定的預加載狀態相同，向該存儲級輸出激活信號，並且其中該存儲級被設立用於響應於該激活信號而存儲由輸入級提供的待存儲的值。
【專利附圖】
【附圖說明】
[0005]圖並不再現實際的尺寸關係，而是應用於說明不同實施例的原理。在下文中參考以下的圖來描述不同實施例。
圖1示出根據一個實施例的存儲電路。
圖2示出根據一個實施例的存儲電路。
圖3示出根據一個實施例的信號圖。
圖4示出根據一個實施例的存儲電路。
圖5示出根據一個實施例的存儲電路。
圖6示出根據一個實施例的信號圖。
圖7示出根據一個實施例的輸入級和主觸發器。
圖8示出根據一個實施例的從觸發器和輸出級。
圖9示出根據一個實施例的控制單元。
圖10示出根據一個實施例的信號圖。
圖11示出根據一個實施例的對稱或非門。
【具體實施方式】
[0006]以下的詳細的描述涉及附圖、細節和示出的實施例。這些實施例被詳細地描述，使得本領域技術人員能夠實施本發明。其他實施方式也是可能的，並且實施例可以在結構、邏輯和電氣方面進行改變，而不偏離本發明的主題。不同實施例並不必然相互排斥，而是可以將不同的實施方式互相組合，從而形成新的實施方式。[0007]差分電磁分析(英語01打61~6111:131 216。廿0-1叫八的178丨8，02嫩，或者也可以是差分功率分析^0^61-^11817818) ,0^^)是用於攻擊集成電路(1(?，英語111^681-^6(1 011X111匕)(以及用於集成電路的靈敏度的評價)的最重要的方法之一，其中所述集成電路用於相對於對「秘密」信息、如密碼或密鑰的有針對性的攻擊的安全應用:對於給定的程序或者給定的算法，利用統計方法來分析所測量的冗的電磁場或者輻射分布，其中對於多個程序實施，要保護的信息可從系統數據變化的相關生以及各個輻射分布推斷出。
[0008]使02嫩攻擊至少顯著地變得困難的可能性在於，在X的子系統之間儘可能僅加密地交換或者傳輸數據。為此因為可證明而最佳的安全的加密系統是所謂的一次性密碼本掩蔽:作為位，編碼明文(1 === (1?十由,…)利用由真實的隨機序列 = 6((1, 111)的位4從掩碼III和明文(1的對應的位的異或運算0^(1 丨得到。由於111 @111 = 0並且0 @111 = 111,珥適用，為了重建明文山0的解掩蔽根據相同的逐位的異或運算進行。[0009]對於一次性密碼本密碼系統重要的是，每個密鑰序列僅各一次性地被用於掩蔽和解掩蔽，因為否則不能利用統計方法確定關於明文的信息。
[0010]通常，開關網絡和線路以微電子方式來實施，使得例如由正好一個電氣節點在寄存器輸出端處物理地顯示存儲在寄存器內的狀態的每一位。對於因此所謂的「單軌電路技術，同樣的內容也適用於寄存器之間的組合開關網絡之內的所有節點以及適用於其輸入端:即正好一個電氣節點對應於(中間)狀態位的邏輯值或其補碼。
[0011]不同於正好由開關網絡或開關線路的正好一個電氣節點物理地顯示數據或者信號路徑之內的每一位的常規的「單軌」邏輯相反，在利用雙軌邏輯實現時，每一位通過兩個節點V和4來顯示，其中當V對應於該位的真正的邏輯值13並且4對應於取反值)311 =
時，該位具有有效的邏輯值。
[0012]雙軌邏輯中的電路相對於02嫩的所期望的抵抗可通過以下方式來實現，即所謂的預加載狀態(英語？被插入在有效邏輯值為03，「)= (1,0)或(0,1)的每兩個狀態之間，其中對於該預加載狀態4以及4都被加載到相同的電位，也即採用邏輯上無效的值(1,1)或(0,0)。對於預加載狀態(1,1),狀態序列例如可以看起來如下(其中，
象徵狀態轉換):
(1,1)-^ (0,1)-^ (1,1)-^ (1,0)-^ (1,1)-^ (1,0)-? (1,1) - ? (0,1)- ? …，對於每個任意的這樣的狀態序列適用，與考慮中的狀態位的邏輯上有效的值6無關，在每次轉換㈦「)時正好一個節點從1向0被重新加載，並且對於所有化，611)-? (1,1)正好一個節點從0向1被重新加載。類似的內容適用於預加載狀態為(0,0)的狀態序列。
[0013]但是由此得出，如果僅關心節點&和匕在其具有相同的驅動器和接收機電路以及相同的電容的意義上對稱地實現，與這些狀態序列相應的輻射分布與邏輯上有效的值的序列(比無關。因此，這樣實現的數據路徑的輻射分布不依賴於待處理的數據的時間變化:其是有02心\抵抗力的。
[0014]單軌電路技術中的「掩蔽計算」具有明顯提高的電路花費並且因此更高的面積利5信號)105，並且如果輸出級103的加載狀輸出激活信號106，其中該存儲級102被設—提供的待存儲的值。
者電路的輸出級達到預加載狀態，引起新的的至少一個輸出信號被反饋用於控制存儲
I計方法兼容，並且例如允許存儲電路的輸呈性的表徵。
切如是存儲電路的輸出數據信號。
用於根據該信號來生成激活信號。
件被設立用於延遲向存儲級輸出該激活信預先給定的持續時間內採用預加載狀態。
勺第一輸出信號(例如輸出數據信號)的第.輸出信號反相的第二輸出信號(例如輸出
俞出端輸出的信號與預先給定的值相同時，提供的待存儲的值並進行存儲。
[0035]在下文中更詳細地描述存儲電路(在下文中也稱為寄存器電路)的實例。
[0036]圖2示出根據一個實施例的存儲電路200。
[0037]該存儲電路例如是寄存器電路，例如具有自身(時間)調節的預加載的觸發器。
[0038]該存儲電路200具有數據輸入端201，用於接收寬度為位的輸入數據0。
[0039]該存儲電路200此外還具有用於接收重設信號(復位信號丨陬的(異步)復位輸入端202、用於接收時鐘信號0(的時鐘輸入端203、用於輸出輸出信號0的第一輸出端204、以及用於輸出反相輸出信號咖的第二(反相)輸出端205。
[0040]I！個輸入位例如由存儲電路200的輸入級組合成待存儲的值，該值當其被存儲電路200的存儲級接納(即，在存儲級中被存儲)時在第一輸出端204處作為輸出信號0被輸出。
[0041]在圖3中示出了信號變化曲線的實例。
[0042]圖3示出信號圖300。
[0043]信號圖300不出時鐘信號(^、數據信號0 ? I1: 1 ?、輸出信號0和反相輸出信號咖的變化曲線。
[0044]在下文中假設，邏輯值0對應於下面的供電電位並且邏輯值1對應於上面的供電電位％0。
`[0045]輸入信號0相對於時鐘信號(?的上升沿具有建立時間和保持時間4。
[0046]輸出信號0和咖通過(?的上升沿觸發地首先被置於預先給定的預加載狀態中(通過箭頭301^ 302 ^^^〉。在這個實例中，0和明都採用預加載狀態0。
[0047]0和咖的該預加載狀態觸發新的、隨著時鐘信號(?的最後一個上升沿事先根據0? I1: 1 ?例如由輸入級確定的互補值: 1 ? ) , = 1101:?]的異步釋放，其中？(0 ? II: 1 ? )表示II個輸入信號0 ? II: 1 ?的(布爾)運算，使得這些值被接納到存儲級中，並施加在輸出端204，205上(通過箭頭303，304來圖示)。
[0048]在該實例中，輸入數據依次是(1(0)(在0 ? II: 1 ?的信號變化曲線中未示出〉、(1(1)和(1(2)，其分別具有II位。由此相應地由輸入級確定的值被稱為冊，(11和己2。
[0049]0 = ？(0 ? 11: 1 ? ) , = 1101:?]的異步釋放例如藉助於(0,咖)的單元內部的反饋根據同樣單元內部的激活信號(或者釋放信號)來實現。
[0050]在從輸入數據(1(1)改變為輸入數據(1(2)時的進一步的變化曲線類似地來實現。
[0051]在下文中描述根據一種實施方式的存儲電路200的實現。
[0052]圖4示出存儲電路400。
[0053]與圖2對應地，該存儲電路400具有數據輸入端401、(異步)復位輸入端402、時鐘輸入端403、第一輸出端404以及第二輸出端405，該存儲電路400如參考圖2所述的那樣通過這些輸入端和輸出端接收或輸出信號。
[0054]該存儲電路具有輸入級406、主觸發器(例如主鎖存器)407、從觸發器(例如從鎖存器)408,^^^ 409和控制單元(即控制電路)410。
[0055]輸入級接收輸入數據0 ?: 1 ?，並將該輸入數據轉換成一個或多個用於主觸發器407的輸入信號121，該主觸發器的數據輸出端與從觸發器408的數據輸入端連接，並且通過這些數據輸出端輸出主觸發器407的輸出信號123。從觸發器408又在輸出側與輸出級409連接，並把輸出信號S20輸出給輸出級409。輸出級409輸出存儲電路400的輸出信號Q和QN。輸出信號Q和QN此外被反饋到控制電路410中，該控制電路此外接收重設信號RN和時鐘信號CK，並向輸入級406提供控制信號Ctrl 1、向主觸發器407提供控制信號CtrlM,向從觸發器408提供控制信號CtrlS以及向輸出級409提供控制信號CtrlO。
[0056]在下文中描述存儲電路400的具體的實現。
[0057]圖5示出存儲電路500。
[0058]該存儲電路500與存儲電路400對應，並且相應地具有與輸入和輸出端401至405類似的輸入和輸出端501至505，通過這些輸入和輸出端輸入和輸出信號D，RN, CK, Q，QN,其中在該實例中，輸入數據信號D = D 僅是單個位。
[0059]與存儲電路400類似地，該存儲電路500此外具有輸入級506、主觸發器(例如主鎖存器)507、從觸發器(例如從鎖存器)508、輸出級509和控制單元510。
[0060]輸入級506僅具有用於生成與D反相的信號DN的第一反相器511。主觸發器507和從觸發器508如在典型的CMOS寄存器電路中那樣被實施為具有用於控制信號CN和CP的輸入端(即互補時鐘輸入端)以及用於(低活性的)復位信號(重設信號)RN的輸入端。
[0061]具體地，主觸發器507在其數據輸入端處具有第一傳輸門512，第一傳輸門的輸出端與第二反相器513 I禹合,第二反相器的輸出端構成主觸發器507的輸出端並輸出主觸發器的輸出信號DM。第一傳輸門在其反相輸入端(即，P溝道場效應電晶體的柵極)處收到CP，並且在非反相輸入端(即，η溝道場效應電晶體的柵極)處收到CN。第一傳輸門512的輸出端此外藉助第二傳輸門514與第一與非(S卩，與非,英語NAND)門515的輸出端I禹合，該與非門具有復位信號RN以及主觸發器的輸出信號DM作為輸入信號。第二傳輸門514在其反相輸入端處收到CN，並 且在非反相輸入端處收到CP。
[0062]從觸發器508在其輸入端處具有第三傳輸門516。第三傳輸門516的輸出端構成從觸發器508的(非反相)輸出端，通過該輸出端輸出從觸發器的(非反相)輸出信號(DS)。第三傳輸門516在其反相輸入端處收到CN,並且在非反相輸入端處收到CP。
[0063]第二與非門517接收輸出信號DS和復位信號RN。第二與非門517的輸出端構成從觸發器508的反相輸出端,通過該反相輸出端輸出從觸發器的反相輸出信號DSN。
[0064]從觸發器的反相輸出信號DSN被輸送給第三反相器518，該第三反相器通過第四傳輸門519與第三傳輸門516的輸出端耦合。第四傳輸門519在其反相輸入端處收到CP，並且在非反相輸入端處收到CN。
[0065]輸出級509具有第三與非門520,該與非門的輸出端與第四反相器521 I禹合,第四反相器的輸出端構成存儲電路500的第一(非反相)輸出端。
[0066]輸出級509具有第四與非門522,該與非門的輸出端與第五反相器523 f禹合,第五反相器的輸出端構成存儲電路500的第二(反相)輸出端。第三與非門520收到信號DSN和信號PQ作為輸入。第四與非門522收到信號DS和信號PQ作為輸入。控制信號PQ用於對兩個數據輸出端504，505進行預加載。[0067]兩個輸出信號Q，QN被輸送給控制電路510的第一或非(即，或非，英語N0R)門524。第一或非門524的輸出信號被輸送給延遲元件525。用EN表不的延遲後的輸出信號被輸送給第二或非門526。
[0068]控制單元510此外具有與或非門527 (即，具有兩個與運算輸入端的門，這兩個輸入端的與組合和第三輸入端進行或非組合)，該與或非門在其與運算輸入端處接收信號CK和⑶，並且在其第三輸入端處接收第二或非門526的輸出信號。與或非門527的輸出信號是信號？0，該信號也被輸送給第二或非門526。信號？0此外和第五與非門528的輸出信號一起被輸送給第六與非門529。第六與非門529的輸出信號和信號(?是第五與非門528的輸入信號。第六與非門的輸出信號是信號⑶，其被輸送給第六反相器530，該第六反相器由此生成信號⑶。
[0069]在圖6中示出了存儲電路500的信號的變化曲線。
[0070]圖6示出信號圖600。
[0071]信號圖600示出信號咖的變化曲線。
[0072]時鐘輸入(?的上升沿首先引起的下降沿(通過箭頭601來圖示)，以此數據輸出0、咖被置於預加載狀態⑷，咖)=(0,0)中(箭頭602和603)。隨著的該下降沿，內部的互補的時鐘信號⑶和⑶才切換(箭頭604，605)，由此，如對於時鐘邊沿控制的寄存器來說通常的那樣，主觸發器507從其數據輸入端被分離，並且從觸發器508的數據輸入端與主觸發器507的數據輸出端連接，例如也即從鎖存器接納主鎖存器的值。但是該新的值在數據輸出端504，505的預加載狀態⑷，咖)=(0,0)已通過內部反饋(通過第一或非門524和延遲元件525)將內部控制信號冊置為1(箭頭606)之後才出現在數據輸出端504，505處，這再次觸發的上升沿(箭頭607)，因此關斷預加載狀態⑷，吸0 = (0,0)(箭頭608,609)，並且因此也又關斷冊信號(箭頭610)。
[0073]在下文中參考圖7至9來描述輸入級406、主觸發器407、從觸發器408、輸出級409和控制單元(或控制電路)410的其它實例。在以下的實例中，(從輸入級406的輸出端直到數據輸出端404，405的)寄存器的數據路徑的每一級完全以具有預加載狀態(英語
的電荷中性的雙軌電路技術來實現。
[0074]圖7示出輸入級701和主`觸發器702。
[0075]在該實例中，輸入數據信號: 1?二0?2: 1 ?具有2位的寬度，這2位被表不為八和8。
[0076]輸入級對這兩個輸入位八和8進行邏輯運算。在該實例中，該輸入級具有具有預加載功能的異或電路以及單雙軌轉換裝置。
[0077]具體地，該輸入級701具有或非門703和與非門704。此外，該輸入級701具有與-或-與非門705，其對兩個輸入進行與運算，將結果與第三個輸入進行或運算，並且將該或運算的結果與第四個輸入進行與非運算。與-或-與非門705的輸出信號構成該輸入級701的非反相輸出信號。該輸入級701此外具有或與非門706，其對兩個輸入進行或運算，並且將結果與兩個另外的輸入進行與非運算。或與非門706的輸出信號構成該輸入級701的反相輸出信號。
[0078]輸入數據信號4被輸送給或非門703、與非門704、與-或-與非門705的與運算輸入端之一以及或與非門706的或運算輸入端之一。
[0079]輸入數據信號8被輸送給或非門703、與非門704、與-或-與非門705的與運算輸入端之一以及或與非門706的或運算輸入端之一。
[0080]或非門703的輸出信號被輸送給與-或-與非門705的或運算輸入端。與非門704的輸出信號被輸送給或與非門706的與非運算輸入端之一。
[0081]9X0信號被輸送給與-或-與非門705的與非運算輸入端以及或與非門706的與非運算輸入端之一。
[0082]作為結果得出
X = NICHT (PXQ UND (XNODER (A，B)))，XQ = NICHT (PXQ UND (XODER (A，B)))，
即，對於 PXQ = O 適用(X，XQ) = (I，I)，並且對於 PXQ= I 適用(X，XQ) = (XOR (A，B)，XNOR(A,B))ο
[0083]主觸發器702作為RS鎖存器被實施為具有輸入信號X和XQ、激活信號(使能信號)EM以及輸出信號M和MQ。
[0084]主觸發器702具有第一與或非門707和第二與或非門708。
[0085]第一與或非門707在其與運算輸入端處收到信號X和信號EM，並且在其或非運算輸入端處收到第二與或非門708的輸出信號，並輸出(反相)輸出信號MQ。
[0086]第二與或非門708在其與運算輸入端處收到信號XQ和信號EM，並且在其或非運算輸入端處收到第一與或非門707的輸出信號，並輸出(非反相)輸出信號M。
[0087]因此主觸發器702具有下列特性:
?對於EM = 0，主觸發器702在數據輸出端M、MQ上保持最後所寫的數據；.對於EM=I和(X, XQ) = (1，1)，適用(M, MQ) = (0，0)，即(M，MQ)採用其預加載狀態，以及
?對於EM= I以及互補數據輸入(X，XQ) = (XOR (A，B)，XNOR (A，B))，這些數據輸入被接納到主觸發器702中:(M，MQ) = (X，XQ)。
[0088]圖8示出從觸發器801和輸出級802。
[0089]該輸出級802在該實例中是驅動級。
[0090]該從觸發器801作為RS鎖存器被實施為具有數據輸入M和MQ、使能信號ES、預加載信號PS以及輸出信號S和SQ。
[0091]從觸發器801具有第一與或非門803，其對兩個輸入進行與運算，並且將結果和兩個另外的輸入進行或非運算，並且具有第二與或非門804，其對兩個輸入進行與運算，並且將結果和兩個另外的輸入進行或非運算。
[0092]信號MQ被輸送給第一與或非門803的與運算輸入端之一。信號M被輸送給第二與或非門804的與運算輸入端之一。
[0093]信號PS被輸送給第一與或非門803的一個或非運算輸入端以及第二與或非門804的一個或非運算輸入端。
[0094]信號ES被輸送給第一與或非門803的一個與運算輸入端和第二與或非門804的一個與運算輸入端。
[0095]第一與或非門803的輸出信號是輸出信號S，該信號此外被輸送給第二與或非門804的一個或非運算輸入端。
[0096]第二與或非門804的輸出信號是輸出信號SQ，該信號此外被輸送給第一與或非門803的一個或非運算輸入端。
[0097]因此從觸發器801具有下列特性:
?對於PS = 1，適用(S，SQ) = (0，0)，即(S，SQ)採用其預加載狀態；
?對於PS = O以及ES = 0，從觸發器801在其數據輸出端S和SQ處保持最後所寫的數據，以及
?對於PS = O以及ES = 1，互補數據輸入(M，MQ)被接納到從觸發器801中:(S，SQ)=(1,10) 0
[0098]輸出級具有第一反相器805、第二反相器806、第三反相器807和第四反相器808。第一反相器805在輸入側收到信號30。第一反相器805的輸出信號被輸送給第三反相器807，該第三反相器由此生成(反相)輸出信號咖。第二反相器806在輸入側收到信號3。第二反相器806的輸出信號被輸送給第四反相器808，該第四反相器由此生成輸出信號0。
[0099]在該實例中，該輸出級802僅用作存儲電路的兩個數據輸出端404，405的驅動級。
[0100]圖9示出根據一種實施方式的控制單元900。
[0101]該控制單元900用於為數據路徑生成控制信號和23。
[0102]該控制單元900具有第一與非門901、第二與非門902、第一與或非門903以及第二與或非門904，第一與或非門903以及第二與或非門904分別對其兩個輸入進行與運算並將結果和第三輸入進行或非運算，具有第三與或非門905，其將其兩個輸入進行與運算並將結果和兩個另外的輸入進行或非運算，具有第一或非門906和第二或非門907以及有三個輸入端的第三或非門908、第一反相器909、第二反相器910、第三反相器911和延遲元件912。
[0103]第一與非門901收到信號⑶和第二與非門的輸出信號作為輸入信號，並輸出信號？XI第二與非門902收到信號？和第一或非門的輸出信號2%作為輸入信號。
[0104]第一與或非門903在其與運算輸入端處收到信號⑶和信號？乂0，並在其或非運算輸入端處收到第三與或非門的輸出信號210。
[0105]第二與或非門904收到信號？和第三與或非門的輸出信號2圓作為其與運算輸入端的輸入信號，並且收到第三或非門的輸出信號？3購作為其或非運算輸入端的輸入信`號。
[0106]第三與或非門905在其與運算輸入端處收到信號？乂和信號並且在其或非運算輸入端處收到第一反相器909的輸出信號和信號21。
[0107]第一或非門906收到第一反相器909的輸出信號和第二反相器的輸出信號？3作為輸入信號。
[0108]第二或非門907收到0和咖作為輸入信號。第二或非門907的輸出信號被輸送給延遲元件912，該延遲元件輸出信號冊。
[0109]第三或非門908收到第一反相器的輸出信號、信號冊和第二與或非門的輸出信號 作為輸入信號。
[0110]第一反相器909收到信號陬作為輸入信號。第二反相器910收到信號作為輸入信號。第三反相器911收到信號作為輸入信號，並由此生成信號23。
[0111]圖10示出信號圖1000。
[0112]該信號圖…(^示出信號^^剛汴&四汴乂匕冊^和咖的變化曲線。
[0113]在輸出狀態下(復位信號陬無效，即陬=1和時鐘輸入0( = 0),這些控制信號米用如下值:
= 1 (輸入級701的預加載無效)，
￡1=1(主觸發器702接納輸入級701的數據)，
= 0 (從觸發器801的預加載無效)，
￡8 = 0(從觸發器801保持最後從主觸發器702接納的數據)。[0114]對於以下內容首先假定，復位信號陬保持無效，即陬二 1。
[0115]隨著信號(?到1的上升時鐘邊沿，首先生成￡1到0的下降沿(通過箭頭1001來圖示)，因此主觸發器702從其數據輸入端被分離，以此相對於(?到1的轉換實現用於數據輸入端八和8的最小保持時間。
[0116]由此得出到1的上升沿(箭頭1002)，即從觸發器801轉換為其預加載狀態，因此得出(1,)到(0,0)的轉換(箭頭1003,1004).,
[0117]由此一方面得出￡3到1的上升沿(箭頭1005)，即從觸發器801準備好(隨著到0的下一個下降沿，見下文)接納來自主觸發器702的數據，並且另一方面得出9X0到0的下降沿(箭頭1006)，以此輸入級701被置於預加載狀態〈X，父①=(1,1)中。
[0118]由此得出冊到1的上升沿，作為⑷，咖)到(0,0)的轉換的結果(箭頭1007，1008)。
[0119]由此得出？3到0的下降沿(箭頭1009),以此從觸發器801由於￡3= 1而接納來自主觸發器702的數據(箭頭1010，1011)。
[0120]由此得出￡3到0的下降沿(箭頭1012)，即從觸發器801與主觸發器702分離。
[0121]此外得出￡1到1的上升沿(箭頭1013)，即主觸發器702準備好(隨著9X0到1的下一個上升沿，見下文)接納輸入級的數據。
[0122]此外，數據的接納導致冊的下降沿(箭頭1014,1015),
[0123]最後，隨著(?到0的緊接著的下降沿，生成？到1的下一個上升沿(箭頭1016),以此主觸發器702接納輸入級701的數據。
[0124]由此，該寄存器就其控制信號方面來說再次處於上述的輸出狀態中。
[0125]異步復位信號陬的功能(在該實例中)在於，對於1^ = 0，透明地切換寄存器，即導致(0,,)=⑶陳8)，X腿(八，8))。換句話說，對於陬=0，電路的存儲功能被關斷，並且代替地引起組合運算(1,)=⑶陳8)3腿(八，8」。
[0126]對此的此處未明確示出的替代方案例如在於，對於陬=0，導致寄存器的數據輸出端採用邏輯值0，也即(1(^) = (0,1),或者於是(1(^) = (0,0)適用，也即寄存器的數據輸出端採用其預加載狀態。
[0127]在圖5和9中示出的數據輸出端0和咖的用於生成內部控制信號冊的反饋在上述實例中由或非門(圖5中的第一或非門524或圖9中的第二或非門907)以及延遲元件525，912、例如用於信號延遲的門組成。對於冊的上升沿和下降沿的生成的時間對稱，在此可以有利地使用對稱地實現的或非門。在圖11中給出了對此的一個實例。
[0128]圖11示出對稱或非門1100。
[0129]或非門1100具有第一]3溝道場效應電晶體1101、第二]3溝道場效應電晶體1102、第三？溝道場效應電晶體1103、第四？溝道場效應電晶體1104、第^溝道場效應電晶體1105和第二 II溝道場效應電晶體1106。
[0130]第一]3溝道場效應電晶體1101、第四]3溝道場效應電晶體1104和第二 II溝道場效應電晶體1106在其柵極端子處收到輸入信號八。
[0131]第二 ？溝道場效應電晶體1102、第三？溝道場效應電晶體1103和第一!1溝道場效應電晶體1105在其柵極端子處收到輸入信號8。 [0132]第二 ？溝道場效應電晶體1102的源極端子與高的供電電位700耦合。第二 ？溝道場效應電晶體1102的漏極端子與第一 ？溝道場效應電晶體1101的源極端子耦合。第一？溝道場效應電晶體1101的漏極端子與第一 II溝道場效應電晶體1105的漏極端子耦合，並且第一 II溝道場效應電晶體1105的源極端子與低的供電電位耦合。
[0133]第四？溝道場效應電晶體1104的源極端子與高的供電電位700耦合。第四？溝道場效應電晶體1104的漏極端子與第三？溝道場效應電晶體1103的源極端子耦合。第三？溝道場效應電晶體1103的漏極端子與第二 II溝道場效應電晶體1106的漏極端子耦合，並且第二 II溝道場效應電晶體1106的源極端子與低的供電電位耦合。
[0134]第一 ？溝道場效應電晶體1101和第三？溝道場效應電晶體1103的漏極端子互相耦合，並構成或非門1100的輸出節點。
[0135]雖然本發明特別是參考確定的實施方式被示出和描述，熟悉【技術領域】的那些技術人員應能理解在構型和細節方面可以對此進行很多變化，而不偏離如通過隨後的權利要求所限定的本發明的本質和範圍。因此本發明的範圍通過所附的權利要求來確定，並且意圖包括落入權利要求的字面含義或等同範圍的所有變化。
【權利要求】
1.一種存儲電路，具有: 用於提供待存儲的值的輸入級； 用於存儲待存儲的值的存儲級； 用於輸出由存儲電路存儲的值的輸出級； 控制電路，該控制電路被設立用於從輸出級接收表明該輸出級的加載狀態的信號，並且如果該輸出級的加載狀態與預先給定的預加載狀態相同，則向存儲級輸出激活信號，其中該存儲級被設立用於響應於該激活信號而存儲由輸入級提供的待存儲的值。
2.如權利要求1所述的存儲電路，其中該信號是該存儲電路的輸出數據信號。
3.如權利要求1或2所述的存儲電路，其中該控制電路具有被設立用於根據該信號生成該激活信號的生成電路。
4.如權利要求1至3之一所述的存儲電路，其中該控制電路具有延遲元件，該延遲元件被設立用於延遲該激活信號向該存儲級的輸出。
5.如權利要求1至4之一所述的存儲電路，其中該輸出級具有用於輸出該存儲電路的第一輸出信號的第一輸出端以及用於輸出該存儲電路的相對於該第一輸出信號反相的第二輸出信號的第二輸出端。
6.如權利要求5所述的存儲電路，其中當由第一輸出端輸出的信號和由第二輸出端輸出的信號與預先給定的值相同時，該輸出級的加載狀態與預先給定的預加載狀態相同。
7.如權利要求5或6所述的存儲電路，其中該控制電路被設立用於當由第一輸出端輸出的信號和由第二輸出端輸出的信號相同時向該存儲電路輸出該激活信號。
8.如權利要求1至7之一所述的存儲電路，其中該輸出級的加載狀態是該輸出級的至少一個節點的加載狀態。
9.如權利要求8所述的存儲電路，其中該輸出級被設立用於接收預加載信號，並響應於該預加載信號的接收而對至少一個節點進行預加載。
10.如權利要求9所述的存儲電路，其中該控制電路被設立用於生成該預加載信號。
11.如權利要求10所述的存儲電路，其中該控制電路被設立用於響應於時鐘信號而生成該預加載信號。
12.如權利要求1至11之一所述的存儲電路，其中該存儲級是從觸發器。
13.如權利要求12所述的存儲電路，此外具有主觸發器，該主觸發器被設立用於存儲由輸入級提供的待存儲的值，其中該從觸發器被設立用於響應於該激活信號而從主觸發器接收由輸入級提供的值並進行存儲。
【文檔編號】G11C11/40GK103839577SQ201310757164
【公開日】2014年6月4日 申請日期:2013年11月26日 優先權日:2012年11月26日
【發明者】T·屈內蒙德 申請人:英飛凌科技股份有限公司