一種超結高壓器件的製造方法

2023-06-02 00:40:31 1

一種超結高壓器件的製造方法
【專利摘要】本發明涉及一種超結高壓器件的製造方法。現有器件的電流變能力較弱。一種超結高壓器件的製造方法，準備具有N+摻雜襯底的矽片；通過刻蝕工藝形成第一溝槽；用P型外延層填充第一溝槽，填充第一溝槽之外的P型外延層去除掉，形成相間排列的P柱和N柱；通過刻蝕工藝形成第二溝槽；生長N型雜質濃度的外延層來填充第二溝槽；將複合緩衝層的矽片表面上多餘的N型外延層去除掉，形成新的相間排列的P柱和N柱；在新的複合緩衝層的矽片表面製造器件的特徵層。本發明能夠提高器件的耐壓及器件的電流能力且可改善器件的可靠性。
【專利說明】一種超結高壓器件的製造方法
【技術領域】
[0001]本發明屬於半導體【技術領域】，涉及一種超結高壓器件的製造方法。
【背景技術】
[0002]目前超結的製造方法大致分為兩種:外延法和溝槽法。
[0003]外延法:如圖10和圖11是現有外延法製造超級結的流程圖，其具體方法是: 先在重摻雜的N+(P+)襯底上生長第一層N(P)型外延，在該外延層的預定位置注入預
定劑量的P(N)型雜質，使得該外延層中的N(P)型雜質的量與P(N)型雜質的量匹配，由於需要在這一層外延中用注入的方法形成P(N)柱，所以每層外延的厚度不能太厚，對於一個600v的電晶體，大致需要如圖10所示的幾層N(P)型外延，並在每次外延之後要做P (N)型離子注入；如圖11所示，P(N)型離子注入層經過擴散後形成了圖中所示的上下形狀較一致氣泡狀相連且濃度擴散均勻的P(N)柱；由此，形成了相間排列的P柱與N柱，將此相間排列的P柱與N柱稱為複合緩衝層。外延法製造的超結中的P(N)柱是經過多次反覆外延、氧化、光刻和棚離子注入而形成的；工藝過程中，前次注入的棚離子會隨著後次外延而擴散漂移，需要經過大量實驗來校準。所以此過程需要精確控制棚離子注入劑量、窗口及推進時間，來形成上下形狀較一致氣泡狀相連且濃度擴散均勻的柱狀結，以實現超級結的電荷補償。並且多次外延生長、離子注入和擴散會產生大量的晶格缺陷，也會影響器件的可靠性。
[0004]溝槽法是目前超結結構的主流製造方法之一，如圖12至圖13是現有技術溝槽法製造超級結的流程圖；其具體製作過程為:
如圖12所示，先在重摻雜的N+ (P+)襯底上生長一層N (P)型外延，此處以650v電晶體為例大約需要40um，在該N(P)型摻雜類型的外延層的預定區域挖溝槽，溝槽的深度大約為 40um;
如圖13所示然後在溝槽中分別形成具有P(N)型摻雜類型的外延層，此P(N)型外延中的P(N)型雜質的含量是根據電荷平衡要求預先設定的，外延層中的N(P)型雜質的量與P(N)型雜質的量相等。
[0005]由此，形成了相間排列的P柱與N柱，將此相間排列的P柱與N柱稱為複合緩衝層。在不改變外延層摻雜濃度的情況下想要提高器件的耐壓就需要更深的溝槽深度，以形成更厚的複合緩衝層，擁有了更厚的耐壓層，器件的耐壓也會提高。在傳統工藝中想要得到更深的溝槽深度就必須增加溝槽的寬度，即P柱的寬度會變寬。P柱的寬度越寬，單個元胞的尺寸會越大，而單個元胞的電流能力並不能提高。若超結器件晶片的面積一定，P柱的寬度變寬，使得器件的元胞數變少，從而使得器件的電流變能力變弱。
[0006]在MOSFET中有個寄生的NPN三極體，如圖1所示，基極與發射極間的電阻等效為Rbb,當功率MOSFET在感性負載迴路中，MOSFET由開啟狀態到瞬間關斷時，電感將儲存的電量釋放給M0SFET，基區有電流流過，基極與發射極間的PN結壓降Vbi=I*Rbb。當Vbi>0.7v時，寄生三極體就會導通，器件會失效。防止此類失效的方法之一是降低基區電阻Rbb。減小Rbb可以通過增加基區P型雜質的濃度來實現，但這通常會對器件的電學性能造成影響，會使得器件的開啟電壓及導通電阻增大，解決方法是增加一層P+掩膜版來進行P+注入，以此降低基區電阻Rbb且不影響器件的其他特性。對於超結MOSFET而言，如圖2所示，P柱的濃度越低，超結MOSFET中的寄生三極體越容易導通，原理如下:若P柱的濃度低，當功率MOSFET在感性負載迴路中，MOSFET由開啟狀態到瞬間關斷時，電感將儲存的電量釋放給MOSFET，基區有電流流過，因為P柱的濃度低，意味著P柱的電阻較大，所以從P柱內通過的電流就少了，從P+處通過的電流就增大了，即Vbi=I*Rbb中的I變大了，所以Vbi會變大，當VbiX).7v時，寄生三極體就會導通，器件會失效。

【發明內容】

[0007]本發明的目的是提供一種能夠提高器件的耐壓及器件的電流能力且可改善器件的可靠性的超結高壓器件的製造方法。
[0008]為解決上述技術問題，本發明的技術方案是:一種超結高壓器件的製造方法，其特別之處在於:包括以下步驟:
步驟一:準備具有N+摻雜襯底的矽片，所述襯底上具有N型摻雜的N外延；
步驟二:在N型摻雜襯底的矽片表面通過光刻界定出第一溝槽的區域，並通過刻蝕工藝形成第一溝槽；所述第一溝槽寬度為X2，深度為Y2，且滿足2X1>X2>X1，2Y1>Y2>Y1，其中，Xl為傳統溝槽製造工藝形成的溝槽寬度為XI，Yl為其深度；
步驟三:在N型摻雜襯底的矽片的表面上，用P型雜質濃度的P型外延層來填充第一溝槽，此處填充第一溝槽的雜質濃度為ρ2，且滿足:p2>pl，其中pi為傳統填充溝槽的雜質濃度；
步驟四:將N型摻雜襯底的矽片的表面上填充第一溝槽之外的P型外延層去除掉，形成相間排列的P柱和N柱，即形成複合緩衝層；
步驟五:在複合緩衝層表面通過光刻界定出第二溝槽的區域，並通過刻蝕工藝形成第二溝槽，此處第二溝槽的寬度為Χ3，深度為Υ2，滿足關係式:Χ2>Χ3>Χ1，2Υ1>Υ2>Υ1，被刻蝕掉的部分包括一部分的P柱和一部分的N柱，此處剩餘的P柱寬度，即未刻蝕掉的P柱寬度為Χ4，滿足關係式Χ4〈Χ1 ；
步驟六:在具有複合緩衝層的矽片表面上生長N型雜質濃度的外延層來填充第二溝槽；此處填充的N型外延雜質濃度與N+摻雜襯底的矽片的N型外延層雜質濃度相同；步驟七:將複合緩衝層的矽片表面上多餘的N型外延層去除掉，形成新的相間排列的P柱和N柱，即形成新的複合緩衝層；
步驟八:在新的複合緩衝層的矽片表面製造器件的特徵層。
[0009]與現有技術相比較，本發明具有以下有益效果:
由於本發明中的P柱的寬度Χ4小於傳統P柱的寬度XI，所以P柱的摻雜濃度ρ2大於傳統P柱的摻雜濃度Pl，從而使得在感性負載迴路中，由開啟狀態到瞬間關斷時器件的寄生三極體更不容易導通，由此提高器件的可靠性；
由於本發明中的P柱的寬度X4小於傳統P柱的寬度Xl，所以本發明中單個元胞的尺寸會小於傳統單個元胞的尺寸，且單個元胞的電流能力並不會減小，所以在超結器件晶片面積一定的情況下本發明中器件的元胞數會變多，從而使得器件的電流能力變強；
本發明可以在不改變N型外延層的摻雜濃度的情況下實現溝槽的深度Y2大於傳統溝槽的深度Y1，即本發明P柱深度大於傳統P柱深度，從而可以提高器件的擊穿電壓。
【專利附圖】

【附圖說明】
[0010]圖1為傳統的MOSFET寄生三極體示圖說明；
圖2為超結MOSFET寄生三極體示圖說明；
圖3為本發明的步驟一的示意圖；
圖4為本發明的步驟二的示意圖；
圖5為本發明的步驟三的示意圖；
圖6為本發明的步驟四的示意圖；
圖7為本發明的步驟五的示意圖；
圖8為本發明的步驟六的示意圖；
圖9為本發明的步驟八的示意圖；
圖10-圖11為傳統外延法製造超結結構的示意圖；
圖12-圖13為傳統溝槽法製造超結結構的示意圖。
[0011]其中:1.N外延;2.Ν襯底；3.第一表面；4.第一溝槽；5.第二溝槽；6.P型外延層，
7.P柱,8.N柱,9.柵極多晶娃；10.柵極氧化層；11.金屬層。
【具體實施方式】
[0012]下面結合【具體實施方式】對本發明進行詳細的說明。
[0013]一種超結高壓器件的製造方法，包括以下步驟:
步驟一:準備具有N+摻雜襯底的矽片，所述襯底上具有N型摻雜的N外延1，如圖3所
示；
步驟二:在N型摻雜襯底的矽片表面通過光刻界定出第一溝槽4的區域，並通過刻蝕工藝形成第一溝槽4 ;第一溝槽4寬度為Χ2，深度為Υ2，且滿足2Χ1>Χ2>Χ1，2Υ1>Υ2>Υ1，其中，Xl為傳統溝槽製造工藝形成的溝槽寬度為XI，Yl為其深度，由於工藝水平限制，想要得到更深的溝槽深度就必須增加溝槽的寬度，所以在本發明中要想實現較深的溝槽深度即Υ2>Υ1，就必須使得溝槽的寬度變深即Χ2>Χ1，如圖4所示；
步驟三:在N型摻雜襯底的矽片的表面上，用P型雜質濃度的外延層即P型外延層6來填充第一溝槽4，此處填充第一溝槽4的雜質濃度為ρ2，且滿足:p2>pl，其中pl為傳統填充溝槽的雜質濃度，如圖5所示；
步驟四:將N型摻雜襯底的矽片的表面上填充第一溝槽4之外的P型外延層6去除掉，形成相間排列的P柱和N柱，即形成複合緩衝層，如圖6所示；
步驟五:在複合緩衝層表面通過光刻界定出第二溝槽5的區域，並通過刻蝕工藝分別刻蝕掉部分P柱和部分N柱形成第二溝槽5，此處第二溝槽5的寬度為Χ3，深度為Υ2，滿足關係式:Χ2>Χ3>Χ1，2Υ1>Υ2>Υ1，此處剩餘的P柱寬度，即未被刻蝕掉的P柱寬度為Χ4，滿足關係式Χ4〈Χ1，即此處P柱的寬度小於傳統P柱的寬度，如圖7所示；
步驟六:在具有複合緩衝層的矽片表面上生長預定N型雜質濃度的外延層來填充第二溝槽5 ;此處填充的N型外延雜質濃度與N+摻雜襯底的矽片的N型外延雜質濃度一樣，如圖8所示； 步驟七:將複合緩衝層的矽片表面上多餘的N型外延層去除掉，形成新的相間排列的P柱和N柱，即形成新的複合緩衝層；
步驟八:在新的複合緩衝層的矽片表面製造器件的特徵層，如圖9所示。
[0014]下面以mosfet為例對本發明進行具體描述。
[0015]Mosfet的特徵層包括:柵氧化層(gate oxide) 10、柵電極(poly)、漏極(drain)、bpsg層、源極(source),具體步驟如下:
步驟一:準備具有N+慘雜襯底的娃片,所述襯底上具有N型慘雜的外延,如圖3所不；步驟二:在N型摻雜襯底的矽片表面通過光刻界定出第一溝槽4的區域，並通過刻蝕工藝形成第一溝槽4 ;所述第一溝槽4寬度為X2，深度為Y2，且滿足2X1>X2>X1，2Y1>Y2>Y1，其中，Xl為傳統溝槽製造工藝形成的溝槽寬度為XI，Yl為其深度，由於工藝水平的限制想要挖更深的溝槽就必須使溝槽的寬度增加，所以當Χ2>Χ1時才能做到Υ2>Υ1，如圖4所示；步驟三:在N型摻雜襯底的矽片的表面上，用P型雜質濃度的外延層即P型外延層6來填充第一溝槽4，此處填充第一溝槽的雜質濃度為ρ2，且滿足:p2>pl，其中pl為傳統填充溝槽的雜質濃度，如圖5所示；
步驟四:將N型摻雜襯底的矽片的表面上填充第一溝槽4之外的P型外延去除掉，形成相間排列的P柱和N柱，即形成複合緩衝層，如圖6所示；
步驟五:在第一複合緩衝層表面通過光刻界定出第二溝槽5的區域，並通過刻蝕工藝分別刻蝕掉部分掉P柱和部分N柱形成第二溝槽5，此處第二溝槽5的寬度為Χ3，深度為Υ2，滿足關係式:Χ2>Χ3>Χ1，2Υ1>Υ2>Υ1，此處剩餘的P柱寬度，即未被刻蝕掉的P柱寬度為Χ4，滿足關係式Χ4〈Χ1，如圖7所示；
步驟六:在具有複合緩衝層的矽片表面上生長預定N型雜質濃度的外延層來填充第二溝槽5 ;此處填充的N型外延雜質濃度與N+摻雜襯底的矽片的N型外延雜質濃度一樣，如圖8所示；
步驟七:將複合緩衝層的矽片表面上多餘的N型外延去除掉，形成新的相間排列的P柱和N柱，即形成新的複合緩衝層；
步驟八:如圖9所示，在新的複合緩衝層的矽片表面製造器件的特徵層，具體包括:
1)在半導體矽片土生長氧化層；
2)通過光刻，界走出有源區，對場氧化層進行刻蝕；
3)生長柵氧化層，於柵氧化層表面澱積導電柵極多晶矽9;
4)通過光刻，界走出柵極多晶矽9區域，進行柵極多晶矽9刻蝕；
5)與整個半導體矽片表面進行P型雜質離子注入，前面工藝形成的場氧化層和柵極多晶矽9區域可以界定形成的P阱的區域，高溫返火形成陣列的P阱；
6)通過光刻界走出源極區域，N型雜質離子注入，並進行推阱形成N+型源區；
7)與整個半導體矽片表面澱積介質層；
8)通過光刻，界走出接觸孔區域，並進行氧化層刻蝕；
9)澱積金屬層，通過光刻，定義出刻蝕區域，進行金屬刻蝕。
[0016]通過上述步驟製造的器件含有:一個第一導電類型材料的襯底層，它可以是N型半導體也可以是P型半導體，但在本發明中用N型半導體來加以說明，我們稱其為N+襯底。
[0017]在N+襯底上生長第一導電類型材料的外延層，它可以是N型半導體也可以是P型半導體，但在本發明中用N型半導體來加以說明，我們稱其為N外延層。
[0018]在N外延層上有許多個元胞，每一個元胞具有一個含器件特徵區域的器件特徵層，器件特徵層起第二種導電類型材料的作用，它可以起N型半導體的作用，也可以起P型半導體的作用，但在本發明中用P型半導體來加以說明，我們將其稱為P阱。
[0019]在P講與N外延層之間有一個複合緩衝層(Composite Buffer Layer),簡稱CB層。
[0020]CB層中含有第一種導電類型材料構成的第一半導體區，此第一種導電類型的材料可以是N型半導體也可以是P型半導體，但在本發明中用N型導電材料來說明。
[0021]CB層中還含有第二種導電類型材料構成的第二半導體區，此第二種導電類型的材料可以是P型半導體也可以是N型半導體，但在本發明中用P型導電材料來說明。
[0022]CB層中的第一種半導體區和第二種半導體區是交替排列的，在本發明中我們將CB層中的第一種半導體區稱為N柱，我們將CB層中的第二種半導體區成為P柱。若以MOSFET為例，如圖10所示，除了包含P柱、N柱和p阱外，在有源區矽片的表面還需要形成:源區η+、柵極氧化層(gate oxide)、柵電極(poly)、漏極(drain)、bpsg層、源極(source)。
[0023]傳統的溝槽區域(P柱區域)的光刻、刻蝕及填充是通過一次光刻、刻蝕及填充完成的，上述的溝槽區域(P柱區域)的光刻、刻蝕及填充是通過兩次光刻、刻蝕及填充完成的。
[0024]上述通過兩次光刻、刻蝕及填充完成的，溝槽區域(P柱區域)比傳統方法製造的溝槽深度深，假設傳統溝槽製造的溝槽深度為Y1，此形成的溝槽深度為Y2，則Y2>Y1，
上述通過兩次光刻、刻蝕及填充完成的，溝槽區域(P柱區域)比傳統方法製造的填充溝槽的雜質濃度高，假設傳統填充溝槽的雜質濃度為Pl，此處填充溝槽的雜質濃度為Ρ2，則滿足:p2>pl。
[0025]上述方法形成的溝槽總的深度大於傳統方法形成的溝槽深度。所以在不改變N型外延層的摻雜濃度的情況下可以實現深溝槽高耐壓。
[0026]上述方法形成的P柱區域的摻雜濃度大於傳統P柱區域的摻雜濃度，可以使功率MOSFET在感性負載迴路中，由開啟狀態到瞬間關斷時器件的寄生三極體更不容易導通，由此提高器件的可靠性。
[0027]上述方法形成的P柱的寬度Χ4小於傳統P柱的寬度XI，所以本發明中單個元胞的尺寸會小於傳統單個元胞的尺寸，且單個元胞的電流能力並不會減小，所以在超結器件晶片面積一定的情況下本發明中器件的元胞數會變多，從而使得器件的電流能力變強。
【權利要求】
1.一種超結高壓器件的製造方法，其特徵在於:包括以下步驟: 步驟一:準備具有N+摻雜襯底的矽片，所述襯底上具有N型摻雜的N外延(I)；步驟二:在N型摻雜襯底的矽片表面通過光刻界定出第一溝槽(4)的區域，並通過刻蝕工藝形成第一溝槽(4);所述第一溝槽(4)寬度為X2，深度為Y2，且滿足2X1>X2>X1，2Y1>Y2>Y1，其中，Xl為傳統溝槽製造工藝形成的溝槽寬度為XI，Yl為其深度； 步驟三:在N型摻雜襯底的矽片的表面上，用P型雜質濃度的P型外延層(6)來填充第一溝槽(4)，此處填充第一溝槽(4)的雜質濃度為ρ2，且滿足:p2>pl，其中pi為傳統填充溝槽的雜質濃度； 步驟四:將N型摻雜襯底的矽片的表面上填充第一溝槽(4)之外的P型外延層(6)去除掉，形成相間排列的P柱和N柱，即形成複合緩衝層； 步驟五:在複合緩衝層表面通過光刻界定出第二溝槽(5)的區域，並通過刻蝕工藝形成第二溝槽(5)，此處第二溝槽(5)的寬度為Χ3，深度為Υ2，滿足關係式:Χ2>Χ3>Χ1，2Υ1>Υ2>Υ1,被刻蝕掉的部分包括一部分P柱和一部分N柱，剩餘的P柱寬度為Χ4，深度為Υ2，滿足關係式:Χ4〈Χ1 ； 步驟六:在具有複合緩衝層的矽片表面上生長N型雜質濃度的外延層來填充第二溝槽(5);此處填充的N型外延雜質濃度與N+摻雜襯底的矽片的N型外延層雜質濃度相同；步驟七:將複合緩衝層的矽片表面上多餘的N型外延層去除掉，形成相間排列的P柱和N柱，即形成新的複合緩衝層； 步驟八:在新的複合緩衝層的矽片表面製造器件的特徵層。
【文檔編號】H01L21/336GK103730371SQ201310734730
【公開日】2014年4月16日 申請日期:2013年12月27日 優先權日:2013年12月27日
【發明者】陳橋梁, 馬治軍, 任文珍, 倪嘉 申請人:西安龍騰新能源科技發展有限公司