用於最小化半導體襯底面板上的切口寬度的雙側襯底引腳連接的製作方法

2023-07-03 02:29:36 1

專利名稱：用於最小化半導體襯底面板上的切口寬度的雙側襯底引腳連接的製作方法
技術領域：
本發明的實施例涉及半導體裸芯(die)襯底面板，其包括在面板上相鄰半導體封裝外廓之間的最小切口寬度，同時確保鍍覆觸點的電隔離。
背景技術：
對可攜式消費電子產品的需求的強勁增長驅動了對高容量存儲裝置的需求。非易失性半導體存儲器裝置，如快閃記憶體存儲卡，正越來越廣泛地用於滿足對數字信息存儲和交換的日益增長的需求。它們的便攜性、多功能性和穩定性設計，以及它們的高可靠性和大容量，已經使得這樣的存儲器裝置能夠理想地用於許多種類的電子裝置，包括例如數位相機、數位音樂播放器、視頻遊戲控制臺、PDA和蜂窩電話。 儘管已知許多種類的封裝配置，但快閃記憶體存儲卡通常可製造為系統級封裝(SiP)或多晶片模塊(MCM)，其中多個裸芯被安裝在襯底上。襯底通常可包括剛性介電基底，具有在各個邊上蝕刻的(通常是銅或銅合金的)導電圖案。在裸芯和導電圖案之間形成電連接，並且導電圖案提供用於裸芯和外部電子系統之間的連接的電引腳(lead)結構。 一旦形成裸芯和襯底之間的電連接，則典型地該組件包封在模塑中，以形成受保護的半導體封裝。
雖然可以高精度地蝕刻銅導電圖案，但銅較差的侵蝕性使得對於某些應用是不期望的。在存在潮溼、空氣和氯的環境下，裸露的銅容易生鏽，使得不能用於後續焊接和裸芯連接操作。類似地，某些封裝，如焊盤格柵陣列(LGA)和球柵陣列(LGA)封裝，包括接觸插指(finger)，接觸插指在封裝的較低表面上形成並且暴露在封裝之外以在封裝和外部電子裝置之間建立電連接。如果接觸插指由裸銅形成，則生鏽和侵蝕會隨著時間損壞插指。
因而，已知在銅引腳的焊點或通孔點、以及在接觸插指對銅引腳進行鍍覆。已知各種鍍覆工藝，用於施加電阻材料(resistive material)的薄膜，如錫、錫鉛、鎳、金和鎳金。在一個這樣的工藝中，諸如金的抗蝕劑材料可以在電鍍工藝中選擇性地鍍到導電圖案上。參照現有技術圖1，電鍍工藝可在襯底22上產生多個鍍金引線(tail)20。鍍覆引線20可在提供用於外部電連接的焊墊24、通孔26和接觸插指28處終止。圖1中並未標記全部的鍍覆引線20、焊墊24和插指28。圖1中用虛線示出的鍍覆引線20和焊墊24位於襯底22的下側。襯底22還包括鍍條(plating bar) 30，用於在電鍍工藝期間使得各個引線20、墊24、通孔26和插指28短接。 在進行電鍍工藝時，襯底22被浸入包括水溶液中的金屬離子的鍍槽。向鍍條30提供電流，該電流流過引線20、墊24、通孔26和插指28。當輸送電流時，引線20、墊24、通孔26和插指28通電，並且在它們的表面上產生電荷。金屬離子被吸引到通電並帶電荷的金屬區域。以此方式，可沉積出期望厚度的金或其他鍍覆金屬的層。 在電鍍之後，移除鍍條30。重要的是，移除整個鍍條30。然而，由於工程公差，切割襯底並移除鍍條的刀具、刳刨機或其他裝置可能向上、下、左和/或右偏離期望的切割線。例如，50微米(ym)的工程公差是正常的。當移除鍍條時，如果例如由於切割裝置的偏移而
4殘留一條或一部分鍍條，如圖2所示，則這可能導致某些引線被短接，例如引線20a、20b和20c，以及由此造成形成的集成電路的故障。 為防止這一點，用於移除鍍條的切割刀具、刳刨機或其他裝置32配有大寬度w，如現有技術圖3所示。理想地，移除裝置32的寬度不會比鍍條寬度更大，鍍條寬度例如為大約3至5密耳(mil)。然而，工程公差要求將刀具造得更寬，以確保如果移除裝置32在移除鍍條時向上/下或左/右偏移，則仍然移除整個鍍條。例如，如果移除裝置(如圖3中虛線所示)從期望移除路徑改變了距離A，則移除裝置仍必須具有足夠大的寬度以完全移除鍍條。 作為移除工藝中工程公差所要求的移除裝置的大寬度以及在鍍條的任一側上要求的空間的結果，必須在每個鍍條周圍提供相對大的切口寬度k(圖1和圖3)。傳統的切口寬度可以是大約250iim或更大。這麼大的切口寬度佔據了襯底22上本來能夠用於襯底電路部分的空間。 已知還在不採用鍍條的非電鍍工藝中鍍覆襯底。在非電鍍時，通過溶液中的化學還原劑而非電荷，將水溶液中的金屬離子沉積到導電圖案上。然而，這樣的非電鍍工藝有缺點，包括高費用和不能實現襯底上精確的構圖。

發明內容
本發明實施例涉及半導體裸芯襯底面板，其包括在面板上相鄰半導體封裝外廓之
間的最小切口寬度，同時確保鍍覆的電端子的電隔離。襯底面板可形成有在面板上相鄰封裝外廓之間的鍍條。襯底面板還可包括鍍覆的電端子，如焊盤和接觸插指，以及將電端子電耦連到鍍條的鍍覆引線。 每個封裝外廓可具有電端子，其在封裝外廓的僅僅兩側上連接鍍條。此外，取代將鍍條置於相鄰封裝外廓之間的切口中心，鍍條位於切口中的離心處。具體地，鍍條更接近於鍍條沒有電耦連的封裝外廓。鍍條從其耦連到的封裝外廓隔開足夠的距離，以確保在切割工藝期間將鍍條從其連接的鍍覆引線切開。該距離可根據工程公差和其他因素而變化。
使得鍍覆線僅僅在一側上連接並且從其連接的封裝外廓隔開，這提供了如下優點相鄰封裝外廓之間的切口寬度可具有比現有技術中已知更細的寬度。首先，因為不必移除鍍條，所以切割裝置的寬度無需比鍍條的寬度更大。其次，因為部分鍍條跨過相鄰封裝外廓之間的邊界，所以即使切割裝置的路徑由於工程公差離開直線，切割將仍然切開相鄰封裝外廓之間的鍍條以隔離電端子。 通過根據本發明減少相鄰封裝外廓之間邊界的寬度，對於半導體封裝在襯底面板上獲得了附加的空間。例如，封裝外廓的一部分可變為整個封裝外廓。對於給定尺寸的面板即使增加單行和/或列的半導體封裝也會帶來半導體封裝產量的巨大增長。


圖1是現有技術包括多個封裝外廓和傳統鍍條柵格的半導體裸芯襯底的俯視圖。
圖2是現有技術包括部分移除的鍍條段的半導體裸芯襯底的一部分的俯視圖。
圖3是現有技術示出傳統鍍條移除裝置所需的切口寬度的半導體裸芯襯底的一部分的俯視圖。
圖4是根據本發明實施例包括多個封裝外廓和鍍條柵格的半導體裸芯襯底的俯視圖。 圖5是根據本發明實施例的圖4的襯底面板上的封裝外廓的俯視圖。 圖6是利用通常依照封裝外廓的切割線從面板切割的封裝外廓的俯視圖。 圖7是利用通常不依照封裝外廓的切割線從面板切割的封裝外廓的俯視圖。 圖8是根據本發明替換實施例的封裝外廓的俯視圖。 圖9是根據本發明實施例的用來自具有鍍條的面板的襯底形成的半導體封裝的橫截面側視圖。 圖10是利用圖9的半導體封裝形成的快閃記憶體的後視圖。 圖11是在襯底面板上形成導電圖案和鍍覆的流程圖。
具體實施例方式
現在將參照圖4至圖11描述本發明的實施例，其涉及半導體裸芯襯底面板，包括在面板上相鄰半導體封裝外廓之間的最小切口寬度，同時確保鍍覆觸點的電隔離。應理解，本發明可按照許多不同形式實施，而不應解釋為限於這裡描述的實施例。而是，提供這些實施例使得本公開透徹和完整，並全面地將本發明傳遞給本領域技術人員。事實上，本發明意圖覆蓋如所附權利要求限定的本發明的範圍和精神中所包括的這些實施例的替換、修改和等價物。另外，在本發明的以下具體描述中，闡述了一些具體細節以便提供本發明的透徹理解。然而，本領域技術人員清楚，可實踐本發明而無需這樣的具體細節。
首先參照圖4的俯視圖，示出了包括多個封裝外廓102的襯底面板100。封裝外廓限定了在襯底面板上形成各個半導體封裝的位置。可以或可以不在襯底面板ioo上視覺辨識出封裝外廓102。 襯底面板100可以由具有頂部和底部導電層的芯形成。芯可由各種介電材料形成，例如聚醯亞胺薄片、包括FR4和FR5的環氧樹脂、雙馬來醯亞胺(bismaleimidetriazine)等。儘管不是本發明必不可少的，但芯可具有40 y m至200 y m之間的厚度，但在替代實施例中，該芯的厚度可超出此範圍。在替代實施例中，該芯可以為陶瓷或有機的。
導電層可由銅或銅合金、鍍覆銅或鍍覆銅合金、合金42(42Fe/58Ni)、鍍銅的鋼或已知用於襯底上的其他金屬和材料形成。層可具有大約10iim至24iim的厚度，但在替代實施例中層的厚度可超出此範圍。可在已知光刻工藝中蝕刻導電層之一或兩者，導電圖案用於信號和功率通訊。 圖5示出了來自圖4的單個封裝外廓102，以及所示封裝外廓102內的電引腳連接的鍍條116。在襯底面板100 —側上的導電圖案可包括接觸插指106，用於在完成的半導體封裝和外部電子裝置(以LGA或BGA形式)之間建立電連接。襯底面板100 —側或兩側上的導電圖案可包括焊墊IIO，在焊墊IIO處，用於諸如半導體裸芯的表面安裝組件的電觸點被焊接到襯底面板。還可在襯底面板100上界定通孔112，用於襯底面板的相對表面上的導電圖案之間的電通訊。襯底面板100的一側或兩側上的導電圖案還可包括在如下解釋的鍍覆工藝中使用的鍍覆引線118。 將參照圖11的流程圖解釋一種用於在襯底面板100上形成包括接觸插指106、焊墊110、通孔112、鍍條116和鍍覆引線118的導電圖案的工藝。在步驟150，清潔導電層的表面。然後在步驟152，在導電層的表面上方施加光致抗蝕劑膜。然後在步驟154，在光致 抗蝕劑膜上放置包含導電圖案的外廓的圖案掩模。光致抗蝕劑膜被曝光(步驟156)和顯 影(步驟158)以從導電層上要蝕刻的區域移除光致抗蝕劑。接著在步驟160，使用諸如氯 化鐵的蝕刻劑蝕刻掉被暴露的區域，以在芯上形成導電圖案。接著，在步驟162，移除光致抗 蝕劑。可預想在襯底面板IOO上形成導電圖案的其他已知方法。 在步驟164中，在襯底面板100的一個或兩個表面上形成了導電圖案之後，可在襯 底面板上的導電圖案之一或兩者的電端子上鍍覆電阻金屬層。具體地，可以短接要鍍覆的 導電圖案的電端子，並且將那些電端子從不要鍍覆的其他部分電隔離。導電圖案的電端子 可包括接觸插指106、焊墊110和通孔112。在替代實施例中，其可僅僅包括這些中的一個 或多個。經由襯底上形成的鍍條116和鍍覆引線118短接電端子。注意，在圖5中未標註 封裝外廓102中所有的焊盤、通孔和接觸插指。圖4和圖5中虛線所示的鍍覆引線118和 焊墊IIO位於襯底面板的下側。此外，面板100可包括比所示更多的焊盤、通孔和/或接觸 插指。儘管未示出，一些電端子可被形成為彼此電耦連，並且以後在已知的回蝕刻工藝中斷 開端子之間的電耦連以隔離每個端子。 可以按已知方式，用金屬膜，例如金，鍍覆導電圖案的電端子。在替代實施例中，可 將其他金屬，包括錫、錫-鉛、鎳和鎳-金，鍍覆到導電圖案上。鍍條116的寬度可以由已知 規則確定，但可以在3密耳至5密耳之間。在替代實施例中，鍍條可以更細或更粗。
在用於鍍覆襯底面板100的工藝的一個實施例中，可將面板浸入包括水溶液中的 金屬離子的鍍槽。然後向鍍條116施加電流，該電流流過鍍條116、通過引線118到焊墊 110、通過通孔112和/或接觸插指106。當輸送電流時，鍍條116、引線118、焊墊110、通孔 112和插指106通電，並且在它們的表面上產生電荷。金屬離子被吸引到通電並帶電荷的金 屬區域。由此將薄金屬膜鍍到導電圖案的短接區域上。鍍膜的厚度可以變化，在實施例中 可以是10 ii m和50 ii m之間，但在替代實施例中它可以更薄或更厚。在替代實施例中，可使 用用於在導電圖案上電鍍金屬膜的其他已知方法。 在圖4和圖5所示的實施例中，所有要鍍覆的區域被短接。應理解，要鍍覆的區域 中的兩個或更多個可以彼此電隔離。在這樣的實施例中，可向每個這樣短接的區域施加電 流。在這樣的實施例中，通過在一些區域中相對於其他區域施加更多電流，或者在更長的時 段中施加相同的電流，還可以獲得不同的鍍膜厚度。由此，例如，可以在接觸插指處獲得比 在焊墊和通孔處更厚的鍍覆。還知道，接觸插指可以鍍有兩層一個軟的金層和一個硬的金 層，以增強接觸插指的性能。在實施例中可以在接觸插指上使用一層。
在完成襯底的鍍覆之後，每個電端子必須彼此電隔離。如在本發明背景技術部分 解釋的，傳統上用寬的切割裝置確保移除鍍條來完成這一點，其結果是封裝外廓之間寬的 切口寬度。根據本發明的實施例，不必移除鍍條116，相反，鍍條116從鍍覆引線118切開以 確保每個電端子彼此電隔離。 在圖4所示的一個實施例和圖5的放大視圖中，每個封裝外廓可具有僅僅在封裝 外廓102的兩側上連接鍍條116的電端子。此外，取代位於相鄰封裝外廓之間的切口中心 的鍍條，鍍條位於切口內的離心處。具體地，鍍條被放置為靠近它們不連接的封裝外廓，並 且遠離具有連接鍍條的端子的封裝外廓。 由此，例如在圖5中，位於封裝外廓102和102a之間的鍍條116耦連到封裝外廓102內的端子，但不耦連到封裝外廓102a中的端子。封裝外廓102和102a之間的鍍條被 放置得靠近封裝外廓102a而遠離封裝外廓102。類似地，位於封裝外廓102和102b之間 的鍍條116耦連到封裝外廓102內的端子，但不耦連到封裝外廓102b中的端子。封裝外廓 102和102b之間的鍍條被放置得靠近封裝外廓102b而遠離封裝外廓102。儘管未示出，耦 連到封裝外廓102c內的端子的鍍條可位於封裝外廓102和102c之間，靠近封裝外廓102， 並且耦連到封裝外廓102d內的端子的鍍條可位於封裝外廓102和102d之間，靠近封裝外 廓102。 鍍條116從其耦連的封裝外廓隔開足夠的距離，以確保在切割工藝期間將封裝外 廓從其連接的鍍覆引線118切開。該距離可根據工程公差和其他因素而變化。然而，在實 施例中，鍍覆引線118可在125iim禾P 50iim之間(並且更具體地大約100 y m)偏離其耦連 的封裝外廓。應注意，在替代實施例中，鍍條可偏移得比上述量更多或更少。應理解，與耦 連到封裝外廓的垂直鍍條116相比，耦連到封裝外廓102的水平鍍條116可從封裝外廓102 隔開相同的量或不同的量。 現在參照圖6，示出了已經沿著虛線120切割(通過後面解釋的方法)的封裝外廓 102。在此例子中，在切割封裝外廓的過程中沒有不正確的偏移，並且在封裝外廓的周邊正 確地進行切割。然而，如背景技術部分所示，由於工程公差，切割裝置可能在切割期間偏移， 從而不會精確地沿著封裝外廓的周邊進行切割。例如，在圖7中，切割向上偏移了量Ap並 向左(相對於圖7所示的視圖)偏移了量A2。因為耦連到封裝外廓內的電端子的鍍條偏 離封裝外廓102的量大於切割系統的公差，所以即使切割向上偏移，封裝(未示出)上方的 水平鍍條也仍然在切割線之外。如果切割偏移到圖7所示的封裝外廓102的右邊，也是同 樣的。 由於切割向左偏移A^所以圖7所示的在封裝外廓102左邊且靠近封裝外廓102 的鍍條116被包括在切割內。然而，因為所示的鍍條116沒有耦連到所示封裝外廓102中 的任何電端子，在所示封裝外廓102中不出現電端子的電短接。所示的鍍條116的部分可 無害地保留在要使用封裝外廓102形成的半導體封裝內。如果從圖7所示向下偏移，也是 同樣的。此外，沿著封裝外廓102的左邊緣的切割將切開和電隔離所示封裝外廓102左邊 的任何鄰近封裝外廓中的電端子。 使得鍍覆線從其耦連的封裝外廓隔開，這提供了如下優點相鄰封裝外廓之間的 切口寬度k可具有比現有技術中已知更細的寬度。首先，因為不必移除鍍條，所以切割裝置 的寬度無需比鍍條的寬度更大。其次，因為鍍條與耦連的封裝外廓遠隔開的距離超出公差， 所以即使切割裝置的路徑由於工程公差離開直線，切割將仍然將電端子與鍍條分開以隔離 電端子。 由此，因為可使得切割裝置的寬度更小並且可省略以前工程公差所需的空間，所 以可減少相鄰封裝外廓之間的切口寬度。在實施例中，這允許大約100 ii m至225 ii m，或可 替換地，150 ii m至於200 ii m，並且更具體地，大約175 y m的切口寬度。應理解，在替代實施 例中，切口寬度可比此更寬或更小。在切口寬度是175 ii m的實施例中，鍍條可位於第一和 第二封裝外廓之間，距離第一封裝外廓25iim，其中鍍條耦連到第二封裝外廓中的端子。應 理解，在以上例子中，在替代實施例中，鍍條可比25 ii m更近或更遠。在實施例中，鍍覆線可 位於第一封裝外廓內，其中鍍條耦連到第二封裝外廓中的端子。
通常由半導體封裝製造商選擇襯底面板的尺寸，並且一般不對特定數目的封裝外 廓選擇襯底面板的尺寸。設置尺寸，然後提供該尺寸上將裝配的儘量多的封裝外廓。如果 在給定尺寸的襯底面板上最大化封裝外廓的密度，則很少適於在襯底面板上適配整數個 封裝外廓。而是，最大化密度，產生給定整數個封裝外廓，以及在側面和底部邊緣的分數 (fraction)個封裝外廓。例如，襯底面板可在面板的整個長度上適配10個封裝外廓，並留 有分數個封裝外廓。顯然，不能製造出分數個的半導體封裝。由此，傳統地，在此例子中，將 在襯底面板上形成10個這樣的封裝，並且10個封裝分布在面板的整個長度(即，增加封裝 之間的邊界)。 然而，通過根據本發明減少相鄰封裝外廓之間邊界的寬度，具有IO個這樣的邊界 的面板可回收足夠空間以完成11個封裝外廓，由此允許增加一列半導體封裝。在給定尺寸 的面板內即使增加單行和/或列的半導體封裝也會帶來半導體封裝產量的巨大增長。
儘管圖4-7所示的鍍條116相對於面板100上的封裝外廓102之間的切口中線向 上和向右偏移，但應理解，鍍條可相對於切口位於其他位置。例如，圖8示出了相對於切口 中線向下和向左偏移的鍍條。此外，根據本發明的鍍條不需要僅僅包括面板ioo上的直線。 也可以考慮如上所述放置的單個鍍覆線116以及水平和垂直部件。 如這裡所使用並且下面更具體解釋的，術語"切割"可以表示將封裝外廓102從面 板分離開，或者術語"切割"可另外表示切開鍍條而不切穿襯底。在實施例中，在鍍覆工藝之 後，對於半導體封裝的剩餘部分，鍍條116可保留不動。在如下所述包裝面板時，面板可被 分拆(singulated)為單獨的半導體封裝。在這樣的實施例中，可在分拆封裝時切割鍍條。 可通過用來分拆半導體封裝的多種切開方法，分拆封裝和切割鍍條。 鋸割通常比其他切割方法更便宜，花費時間較少，且需要較少的設備，並且可用於 分拆半導體封裝。然而，應理解，在替代實施例中，可通過多種切割方法分拆面板100，例如 水流切割、雷射切割、水引導雷射切割、幹媒切割和鑽石塗層絲。水也可與雷射切割一起使 用，以幫助補充或集中其效果。儘管半導體封裝被示出為方形或矩形，但在替代實施例中， 它們可附加地或替換為具有不規則或曲線形狀。在公開的美國申請No. 2004/0259291題為 "Method For Efficiently Producing Removable Peripheral Cards"中公開了從面板切 割半導體封裝以及由此實現的形狀的進一步描述，該申請被轉讓給本發明的所有者並且該 申請在此通過引用合併其全文。 在實施例中，在鍍覆工藝後，可切割鍍條116而不切穿襯底面板100。如本領域已 知的，可使用刳刨機切開鍍條116而不切穿襯底面板。 如上所述包括鍍條、引線和電端子的襯底面板100可被形成為多個半導體封裝 130，圖9中示出了其中之一。在襯底面板100上鍍覆導電圖案之後，一個或多個無源裝置 132和半導體裸芯134可安裝到襯底面板上。儘管對本發明不是關鍵的，半導體裸芯134可 以是快閃記憶體晶片(N0R/NAND) 、SRAM或DDT、以及/或諸如ASIC的控制器晶片。可可以考慮其 他矽晶片。 在已知引線鍵合工藝中，可通過在鍍覆的焊墊110處焊接的引線鍵合136，將一個 或多個裸芯134電連接到襯底面板100。此後，可在已知包裝工藝中將襯底和裸芯包裝到模 塑料中，以形成完整的半導體裸芯封裝130。可根據各種工藝施加模塑料，包括通過轉移模 塑或注入模塑技術，以包裝該封裝。在被包裝後，各個封裝外廓102可從面板分拆為各個半導體封裝130。如果鍍覆線還沒有被切開，則在從面板分拆封裝的過程中切開它們。
圖IO是快閃記憶體裝置140的後視圖，其中可使用半導體封裝130。快閃記憶體裝置可以是SD 卡、Compact Flash、 Smart Media、 Mini SD卡、匪C、 xD卡、Transf lash或記憶棒。可想到 其他裝置。 已經為了例示和描述的目的給出了本發明的前述詳細說明。其不旨在是窮盡的或 將本發明限於所公開的精確形式。根據以上教導，許多修改和變化是可能的。選擇所描述 的實施例以便最好地解釋本發明的原理及其實際應用，從而使得本領域技術人員在各種實 施例中和適合於所考慮的特定用途的各種修改來最好地利用本發明。本發明的範圍旨在由 所附權利要求限定。
權利要求
一種最小化襯底面板中的切口寬度的方法，所述襯底面板包括限定形成半導體封裝的位置的多個封裝外廓，該方法包括(a)在第一和第二相鄰封裝外廓之間的襯底面板上形成鍍條，所述形成步驟包括形成比第二封裝外廓更接近第一封裝外廓的鍍條；(b)將鍍條電耦連到第二封裝外廓中的電端子，而不將鍍條電耦連到第一封裝外廓中的電端子；以及(c)切開在第二封裝外廓中的電端子和鍍條之間的電耦連，所述切開的步驟(c)具有切割可離開預期切割線的公差，在所述步驟(a)中鍍條被形成為足夠接近第一封裝以防止由於切割的公差而通過鍍條電短接第二封裝外廓上的兩個或更多個電端子。
2. 如權利要求1所述的方法，其中在第一和第二相鄰封裝外廓之間的襯底面板上形成鍍條的所述步驟(a)包括如下步驟形成距離第一和第二相鄰封裝外廓之間的中線超過50iim的鍍條。
3. 如權利要求1所述的方法，其中在第一和第二相鄰封裝外廓之間的襯底面板上形成鍍條的所述步驟(a)包括如下步驟形成距離第一封裝外廓25iim或更少的鍍條。
4. 如權利要求3所述的方法，其中第一和第二封裝外廓之間的切口寬度在100 m和225iim之間。
5. 如權利要求1所述的方法，其中第一和第二封裝外廓之間的切口寬度在100 m和225iim之間。
6. 如權利要求1所述的方法，其中第一和第二封裝外廓之間的切口寬度在150 m和200iim之間。
7. 如權利要求1所述的方法，其中將鍍條電耦連到第二封裝外廓中的電端子的所述步驟(b)包括如下步驟在鍍條以及一個或多個接觸插指、焊墊和通孔之間添加鍍覆引線。
8. 如權利要求l所述的方法，其中切割的所述步驟(c)包括切穿鍍條和鍍條下方的襯底。
9. 如權利要求l所述的方法，其中切割的所述步驟(c)包括切穿鍍條。
10. —種用於製造半導體封裝的襯底面板，該襯底面板包括限定形成半導體封裝的位置的多個封裝外廓，該襯底面板包括所述多個封裝外廓中的第一封裝外廓，該第一封裝外廓包括表面上的電端子、第一邊緣和鄰近第一邊緣的第二邊緣；所述多個封裝外廓中的第二封裝外廓，該第二封裝外廓包括電端子，並且鄰近第一封裝外廓的第一邊緣；所述多個封裝外廓中的第三封裝外廓，該第三封裝外廓包括電端子，並且鄰近第一封裝外廓的第二邊緣；第一和第二封裝外廓之間的第一鍍條，該第一鍍條電耦連到第一封裝外廓中的電端子而不電耦連到第二封裝外廓中的電端子，該第一鍍條位於第一和第二封裝外廓之間更接近第二封裝外廓；以及第一和第三封裝外廓之間的第二鍍條，該第二鍍條電耦連到第一封裝外廓中的電端子而不電耦連到第三封裝外廓中的電端子，該第二鍍條位於第一和第三封裝外廓之間更接近第三封裝外廓。
11. 如權利要求10所述的襯底面板，其中第一鍍條足夠接近第二封裝，以防止在切割 第一鍍條的工藝期間，由於切割裝置偏離預期切割線而通過第一鍍條電短接第一封裝外廓 的一個或多個電端子。
12. 如權利要求IO所述的襯底面板，其中第一鍍條和第一邊緣隔開的距離與第二鍍條 和第二邊緣隔開的距離大約相同。
13. 如權利要求IO所述的襯底面板，其中第一鍍條和第一邊緣隔開的距離與第二鍍條 和第二邊緣隔開的距離不同。
14. 如權利要求IO所述的襯底面板，其中第一鍍條距離第一和第二相鄰封裝外廓之間 的中線超過50iim。
15. 如權利要求10所述的襯底面板，其中第一鍍條距離第一封裝外廓25iim或更少。
16. 如權利要求15所述的襯底面板，其中第一和第二封裝外廓之間的切口寬度在 100iim禾口 225iim之間。
17. 如權利要求IO所述的襯底面板，其中第一和第二封裝外廓之間的切口寬度在 100iim禾口 225iim之間。
18. 如權利要求IO所述的襯底面板，其中用以下之一來鍍覆電端子金、鎳或金鎳合金。
全文摘要
公開了一種半導體裸芯襯底面板，包括在面板上相鄰半導體封裝外廓之間的最小切口寬度，同時確保鍍覆的電端子的電隔離。通過減少相鄰封裝外廓之間邊界的寬度，對於半導體封裝在襯底面板上獲得了附加的空間。
文檔編號H01L21/60GK101730932SQ200880019350
公開日2010年6月9日 申請日期2008年6月6日 優先權日2007年6月8日
發明者俞志明, 葉寧, 廖致欽, 傑克·C·希恩, 赫姆·塔基亞 申請人:桑迪士克公司