一種高速實時數據採集系統的製作方法

2023-06-03 02:43:06 2

專利名稱：一種高速實時數據採集系統的製作方法
技術領域：
本發明涉及數據採集技術領域，特別是涉及一種新型高速實時數據採集 系統。
背景技術：
隨著現代科學技術的發展，數據採集技術已滲透到地質勘探、醫療器械、 雷達、測控等眾多技術領域，人們對數據的採樣速率提出了越來越高的要求。
在模數變換(Analog Digital, AD)採樣系統中，傳統的晶體振蕩器加以為電
路和濾波電路的模擬方式已不能滿足這一要求，而採用專用的時鐘晶片的時鐘
模塊的靈活性又不夠，當前新的技術發展趨勢是使用FPGA (Field
Programmable Gate Array,即現場可編程門陣列)4支術，採用FPGA的內部專用
時鐘模塊和邏輯資源來構建能滿足系統要求的靈活的高精度時鐘模塊。
模數轉換器作為模擬信號和數位訊號的橋梁，其應用日趨廣泛。當前不斷
湧現的新理論、新算法，加之數位訊號處理器件性能的提高，推動了數據採集
系統的發展。目前常用數據採集系統的速率一般在幾MSps 幾百MSps (Million
samples per second,百萬抽樣/秒)，經模數轉換後的數據通過緩衝存儲器送入
到性能較低的DSP ( Digital Signal Processing,數位訊號處理)處理器，或者
通過各種總線送入微機，於是所採集的數據得不到及時的處理，難以滿足數據
採集實時性的要求，並且所採用的採樣控制接口電路需要佔用大量的DSP資源
和總線資源。
參見圖l,在傳統的數據採集系統中，AD的控制和數據的轉存可通過微處 理器來進行控制。這種方式用於高速數據採集系統將會浪費大量的CPU (Central processing unit,中央處理器)資源，而對於MCU( Micro Controller Unit 微型控制單元，也稱為單片微型計算機)來說，根本不可能控制高速數據的採 集和存儲過程。因為一般將AD轉換的結果讀入，然後再轉存到片外的存儲器(如圖示的RAM)中，此過程至少需要4個機器周期，採用傳統的微處理器或 者ARM (Advanced RISC Machines,高級RISC微處理器)的方案，根本不能 滿足系統的需要。
近幾年隨著數字革命的推進，數據存儲技術也取得了迅猛的發展。在電子 和計算機技術飛速發展今天，數位訊號處理技術已經成為信息獲取的最重要的 手段之一。同時各應用領域對數位訊號處理的實時性，集成度和靈活性也提出 了更高的要求。己有的低速，非實時的數據採集處理系統很難滿足這種高端需 求。
在一些智能儀器中，經常需要進行大量的數據採集和存儲操作。例如，在 精準農業作業中需要採集田地中每一個採樣點的經度、綿度、產量和溼度等信 息，這樣採樣點會有成千上萬，於是產生了大量的數據，目前保證這些現場數 據的存儲是測控系統設計中的關鍵問題之一。對基於PC機的智能儀器，這些 數據可直接以DOS或Windows文件的形式存入硬碟，而對於基於單片機的現場 設備，則由於系統處理速度慢、沒有作業系統支持和存儲容量小等原因，難以 滿足上述要求。通常單片機所支持的存儲單元的RAM(random-access memory, 隨才幾存取存儲器)、EEPROM (Electrically Erasable Programmable Read-Only Memory,電可擦可編程只讀存儲器)或小容量的Flash存儲晶片，它們的一個 共同特點是受到尋址空間的限制，不能滿足海量存儲的要求，無法高速實時地 實現數據的傳輸與存儲，因此對於高速多通道數據採集，普通單片才;U艮難滿足 系統對數據採集實時性和同步性的要求。

發明內容
有鑑於此，本發明的目的是提供一種新型高速實時數據採集系統，可以 高速實時地實現所採集數據的傳輸與存儲。
為此，本發明提供了一種新型高速實時數據採集系統，包括 信號源，用於輸出模擬信號給模數轉換器；
模數轉換器，用於將信號源輸出的模擬信號轉換成可編譯的數位訊號並 輸出；
現場可編程門陣列FPGA晶片，用於存儲模數轉換器輸出的數位訊號並 控制數位訊號的輸入與輸出；
數據流運算處理模塊，用於對FPGA晶片所輸出的數位訊號流進行信號 處理。
優選地，所述FPGA晶片包括用於緩存數據的第一雙口隨機存取存儲 器DPRAM和第二雙口隨機存取存儲器DPRAM,以及用於對第一 DPRAM 或第二 DPRAM進行讀寫控制的邏輯控制模塊。
優選地，所述第一 DPRAM和第二 DPRAM組成兵乓工作方式。
優選地，所述邏輯控制模塊包括輸入數據流選"^奪單元，用於等時地將 模數轉換器輸出的數位訊號分配到第一 DPRAM或第二 DPRAM;輸出數據 流選才奪單元，用於等時地選擇輸出第一 DPRAM或第二 DPRAM中的數字信 號流給數據流運算處理模塊。
優選地，所述邏輯控制模塊還包括有運算處理控制單元，用於根據模數 轉換器的狀態來控制數據流運算處理才莫塊的運行。
優選地，所述信號和模數轉換器之間連接有低通信號濾波器，用於消除 信號源所輸出信號中的高頻噪聲。
優選地，所述數據流運算處理模塊為數位訊號處理器DSP。
優選地，所述數據流運算處理模塊與FPGA晶片通過串行外圍設備接口 SPI和外部存儲器接口 EMIF相連4妻。
由以上本發明提供的技術方案可見，本發明基於FPGA技術，在FPGA (現場可編程門陣列)晶片內部集成了兩塊DPRAM (即第一DPRAM和第 二 DPRAM)及控制邏輯模塊，很好地保證了時鐘的穩定，防止毛刺出現。 與傳統的RAM和FIFO相比，DPRAM既具有因有兩套互不幹擾的輸入輸出 埠，在切換輸入輸出時鐘時有利於保持時鐘的純淨、穩定的優點。同時由 於兩塊DPRAM組成兵乓操作，即在一塊DPRAM讀取數據的同時，另一塊 DPRAM進行寫數據，於是使得本發明提供的數據採集系統可以簡便而又有 效地實現了數據實時傳輸與存儲。


圖1為傳統的數據採集系統的框圖2為本發明提供的基於DPRAM的新型高速實時數據採集系統的組成 框圖3為本發明中FPGA晶片邏輯控制模塊的第一實施例的組成框圖； 圖4為本發明中FPGA晶片邏輯控制模塊的第二實施例的組成框圖； 圖5為連接有低通信號濾波器的本發明的組成框圖。
具體實施例方式
為了使本技術領域的人員更好地理解本發明方案，下面結合附圖和實施 方式對本發明作進一 步的詳細說明。
圖2為本發明提供的基於DPRAM (雙口隨枳存取存儲器)的新型高速 實時數據採集系統的框圖，參見圖2，本發明提供的一種高速實時數據採集 系統，該系統包括信號源201、模數轉換器202、現場可編程門陣列FPGA 晶片203以及數據流運算處理模塊204，其中
信號源201,用於輸出模擬信號給模數轉換器202;
模數轉換器202，與信號源201相連接，用於將信號源201輸出的模擬 信號轉換成可編譯的數位訊號並輸出；
現場可編程門陣列FPGA晶片203,用於存儲模數轉換器202輸出的數 字信號並控制數位訊號的輸入與輸出；在本發明中，該FPGA晶片203包括 用於緩存數據的第 一雙口隨機存取存儲器(DPRAM ) 2031和第二雙口隨機 存取存儲器(DPRAM )2032,以及用於對第一 DPRAM 2031或第二 DPRAM 2032進行讀寫控制的邏輯控制模塊2033。
所述邏輯控制模塊2033分別與第一 DPRAM 2031 、第二 DPRAM 2032 相連才妄。
參見圖3,所述邏輯控制模塊2033具體包括分別與第一 DPRAM 2031 、 第二 DPRAM 2032相連接的輸入數據流選擇單元20331和輸出數據流選擇單 元20332，其中，輸入數據流選擇單元20331，用於等時地將模數轉換器202
輸出的數位訊號分配到第一 DPRAM 2031或第二DPRAM2032;輸出數據流 選擇單元20332，用於等時地選擇輸出第一 DPRAM2031或第二 DPRAM 2032 中的數位訊號流給數據流運算處理模塊204。
數據流運算處理才莫塊204，與FPGA晶片203相連接，用於對FPGA芯 片203所輸出的數位訊號流進行信號處理。如圖2所示，數據流運算處理才莫 塊與FPGA晶片203通過串行外圍設備接口 ( Serial Peripheral Interface, SPI) 和外部存儲器接口 (External Memory Interface, EMIF)相連接。
在本發明的邏輯控制模塊2033中，參見圖4，還包括運算處理控制單元 20333,用於根據模數轉換器的狀態來控制數據流運算處理模塊的運行。例如， 模數轉換器數據採樣結束或者模數轉換器的緩衝器滿溢出，發送中斷信號給 DSP處理器，控制DSP停止運行。
為了解決信號輸出線路的電磁輻射幹擾和所接收的來自外部的電磁幹 擾，參見圖5，本發明還在信號源201和模數轉換器202之間連接有低通信 號濾波器205，用於消除信號源201所輸出信號中的高頻噪聲。通過在模數 轉換器202前端所設置的低通信號濾波器205，可以濾除信號傳輸線路上各 種工作所不需要的高頻幹擾成份。
本發明基於FPGA技術，在FPGA (現場可編程門陣列)晶片內部集成 了兩塊DPRAM (即第一 DPRAM和第二 DPRAM)及控制邏輯才莫塊，很好 地保證了時鐘的穩定，防止毛刺出現。
需要說明的是，在本發明提供的數據採集系統中，所採集的中頻信號頻 率為36MHz (兆赫茲)，採樣時鐘為28.8MHz ， DPRAM ( Dual Port Random-Access Memory,雙口 RAM)的輸出時鐘為50MHz,所以DPRAM 的輸入、輸出時鐘不同，也就是說DPRAM在系統中起到跨時鐘域和進行緩 沖的作用。由於DPRAM有兩套獨立的輸入輸出埠 ，其輸入埠接「 28.8MHz，輸出埠接50MHz,從而避免了對時鐘進行任何組合邏輯的處理， 避免了時鐘的畸形，為後續的邏輯控制打下基礎。
本發明基於DPRAM的高速實時數據採集系統涉及利用FPGA實現片內 的存儲器及全部相關控制邏輯，利用XILINX公司自帶的IP CORE生成兩個
DPRAM，與傳統的RAM和FIFO相比，DPRAM既具有因有兩套互不幹才尤 的輸入輸出埠，在切換輸入輸出時鐘時有利於保持時鐘的純淨、穩定的優 點，又具有簡單易學，不易出錯，節約開發時間的好處。利用兩個DPRAM 組成桌球操作，實現實時存儲。實踐證明，本發明的最高頻率可達到130MHz。 此外，在本發明中，由於兩塊DPRAM組成桌球操作，即在一塊DPRAM 讀取數據的同時，另一塊DPRAM進行寫數據，於是使得本發明提供的數據 採集系統可以簡便而又有效地實現了數據實時傳輸與存儲。
在本發明中，所述數據流運算處理模塊204優選為DSP處理器。 需要說明的是，DSP ( Digital Signal Processor,數位訊號處理)處理器是 以數位訊號來處理大量信息的器件。DSP處理器是一種特別適合於進行數字 信號處理運算的微處理器器，其主要應用是實時快速地實現各種數位訊號處 理算法。它不僅具有可編程性，而且其實時運行速度可達每秒數以千萬條復 雜指令程序，遠遠超過通用微處理器，是數位化電子世界中日益重要的電腦
晶片。它具有強大數據處理能力和高運行速度。
在具體實踐中，邏輯控制模塊2033的具體邏輯控制操作包括
(1) 控制地址解碼信號，在本系統中多處用到地址解碼信號，比如命 令寄存器、狀態寄存器等。可以很方便地通過VHDL語言編程來實現。
(2) 控制各種控制信號，包括兩個DPRAM的讀寫控制信號、系統復 位信號、兩個DPRAM復位信號、命令寄存器信號復位等等。
(3) 控制數據流運算處理模塊204 (如DSP處理器)中斷的信號，具 體設置為中斷0: A/D採樣結束而中斷；中斷l: A/D緩沖器滿溢出而 中斷；中斷2:緊急停4幾而中斷。
對於本發明提供的數據採集系統，具體的桌球傳輸控制過程為輸入數 據流通過輸入數據流選4奪單元20331，等時地將輸入lt據流分配到第一 DPRAM2031、第二DPRAM2032中。在第1個緩衝周期，將輸入的數據流 緩存到第一 DPRAM 2031,在第2個緩衝周期，通過輸入數據流選擇單元 20331的切換，將輸入的數據流緩存到第二DPRAM2032,與此同時，將第 一DPRAM2031緩存的第1個周期的數據通過輸出數據流選4奪單元20332的
選擇，送到數據流運算處理模塊204被運算處理。在第3個緩衝周期，通過 輸入數據流選擇單元20331的再次切換，將輸入的數據流緩存到第一 DPRAM 2031，與此同時，將第二DPRAM2032緩存的第2個周期的數據通過輸出數 據流選擇單元20332的切換，送到數據流運算處理模塊204被運算處理。如 此循環，周而復始，從而可以簡便而又有效地實現了數據實時傳輸與存儲。
與傳統數據採集系統相比，本新型高速實時數據採集系統保證系統中的 時鐘更加純淨，沒有畸變，同時實現了開發周期短，電路面積小等優點，克 服了傳統數據採集系統設計中的弊端，有效的解決了數據採集系統的實時性 問題。
本發明根據FPGA的先進技術及配套的開發工具，開發的新型高速實時 悽史據採集系統，其用DPRAM( Dual Port Random-access Memory,雙口 RAM) 替換傳統的RAM或FIFO (First In First Out,先入先出存儲器)，具有既符合 功能要求，且有更高質量的時鐘的優點，又便於開發，不易出錯的好處。大 大減少了開發周期，提高了經濟效益。
本發明將兩塊DPRAM及全部的相關控制邏輯模塊集中在一塊FPGA芯 片中，不僅大大減小了電路面積，而且使電路更加規範化，易於修改。
以FPGA作為數據採集的控制核心，實現多通道才莫擬信號的採集和處理。 由於FPGA集採樣控制、處理、緩存、傳輸控制、通訊於一個晶片內，編程 配置靈活，開發周期短，系統簡單，具有高集成度、體積小、低功耗、高速、 1/0埠多、在系統編程等優點，特別適用於對時序有嚴才各要求的高速多通 道數據採集系統。
以上所述僅是本發明的優選實施方式，應當指出，對於本技術領域的普 通技術人員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤 飾，這些改進和潤飾也應視為本發明的保護範圍。
權利要求
1、一種高速實時數據採集系統，其特徵在於，包括信號源，用於輸出模擬信號給模數轉換器；模數轉換器，用於將信號源輸出的模擬信號轉換成可編譯的數位訊號並輸出；現場可編程門陣列FPGA晶片，用於存儲模數轉換器輸出的數位訊號並控制數位訊號的輸入與輸出；數據流運算處理模塊，用於對FPGA晶片所輸出的數位訊號流進行信號處理。
2、 如權利要求1所述的高速實時數據採集系統，其特徵在於，所述FPGA 晶片包括用於緩存數據的第一雙口隨機存耳又存儲器DPRAM和第二雙口隨 機存取存儲器DPRAM，以及用於對第一 DPRAM或第二 DPRAM進行讀寫 控制的邏輯控制模塊。
3、 如權利要求2所述的高速實時數據採集系統，其特徵在於，所述第一 DPRAM和第二 DPRAM組成桌球工作方式。
4、 如權利要求2所述的高速實時數據採集系統，其特徵在於，所述邏輯 控制模塊包括輸入數據流選擇單元，用於等時地將模數轉換器輸出的數字 信號分配到第一DPRAM或第二DPRAM;輸出數據流選4奪單元，用於等時 地選擇輸出第一 DPRAM或第二 DPRAM中的數位訊號流給數據^it:算處理 模塊。
5、 如權利要求4所述的高速實時數據採集系統，其特徵在於，所述邏輯 控制模塊還包括有運算處理控制單元，用於根據模數轉換器的狀態來控制數 據流運算處理模塊的運行。
6、 如權利要求l所述的高速實時數據採集系統，其特徵在於，所述信號 和模數轉換器之間連接有低通信號濾波器，用於消除信號源所輸出信號中的高頻噪聲。
7.如權利要求1所述的高速實時數據採集系統，其特徵在於，所述數據 流運算處理模塊為數位訊號處理器DSP。
8、如權利要求l所述的高速實時數據採集系統，其特徵在於，所述數據流運算處理模塊與FPGA晶片通過串行外圍設備接口 SPI和外部存儲器接口 EMIF相連4姿。
全文摘要
本發明公開了一種新型高速實時數據採集系統，包括信號源，用於輸出模擬信號給模數轉換器；模數轉換器，用於將信號源輸出的模擬信號轉換成可編譯的數位訊號並輸出；現場可編程門陣列FPGA晶片，用於存儲模數轉換器輸出的數位訊號並控制數位訊號的輸入與輸出；數據流運算處理模塊，用於對FPGA晶片所輸出的數位訊號流進行信號處理。本發明基於FPGA技術，在FPGA晶片內部集成了第一DPRAM和第二DPRAM及控制邏輯模塊，很好地保證了時鐘的穩定，防止毛刺出現。同時由於兩塊DPRAM組成桌球操作，於是使得本發明提供的數據採集系統可以簡便而又有效地實現了數據實時傳輸與存儲。
文檔編號G06F17/40GK101350036SQ20081005429
公開日2009年1月21日 申請日期2008年8月26日 優先權日2008年8月26日
發明者宏 何, 虹 孫, 王紅君 申請人:天津理工大學