大深寬比tsv通孔分步刻蝕和側壁修飾方法
2023-06-03 09:03:16 2
大深寬比tsv通孔分步刻蝕和側壁修飾方法
【專利摘要】本發明公開了一種大深寬比TSV通孔分步刻蝕和側壁修飾方法，首先在P型單晶矽晶圓表面用PE?CVD方法澱積一層SiO2，並在SiO2表面塗光刻膠，曝光顯影，露出需要刻蝕的二氧化矽窗口；然後用等離子幹法刻蝕方法在露出的窗口處進行二氧化矽層的刻蝕，一直刻蝕至單晶矽晶圓表面；最後進行優化的多步Bosch刻蝕工藝。本發明不引入K+汙染，不經高溫工藝處理，具有通孔尺寸佔用晶片面積小、經濟效益高，與IC工藝兼容，不僅能製作出高密度、大深寬比通孔，減少通孔側壁「扇貝」尺寸、提高側壁平整度，降低後續側壁絕緣工藝難度，還能提升擊穿電壓，增加TSV立體集成器件可靠性。
【專利說明】大深寬比TSV通孔分步刻蝕和側壁修飾方法
【技術領域】
[0001 ] 本發明涉及微電子【技術領域】。
【背景技術】
[0002]目前常用TSV通孔製作技術主要採用ICP刻蝕技術Bosch工藝實現大深寬比TSV通孔的製作。「U.S.PatentN0.5501893」專利中寫道:Bosch工藝是利用鈍化、刻蝕交替進行的方法進行深孔刻蝕。首先用C4F8沉積一層聚合物用於側壁保護，然後用SF6再將聚合物與矽同時刻蝕掉。鈍化、刻蝕步驟高速交替循環，最終達到各向異性的刻蝕效果。但此方法的缺點是:傳統的Bosch工藝使用的SF6具有各向同性刻蝕特性，所以刻蝕過程中會橫向刻蝕側壁，從而形成微小弧度結構。經過後續數次鈍化、刻蝕步驟循環，最終會形成「扇貝型」側壁。此外，由於採用靜態過程參數控制Bosch工藝，所以會造成TSV通孔上部「扇貝」結構較大，中部逐漸縮小，底部最小特徵，嚴重影響側壁整體平整度(參見圖1)，這將對後續通孔側壁絕緣、阻擋層/種子層製作、通孔金屬化工藝產生嚴重影響，並造成漏電增加、耐壓降低，影響立體集成器件性能和可靠性。為了解決這一問題，有相續文獻研究了基於KOH溼法腐蝕形成TSV通孔和熱氧化法修飾側壁減少TSV通孔側壁「扇貝」結構技術。
[0003]KOH溼法腐蝕技術在「矽通孔互連技術的開發與應用(《中國集成電路》2007年第三期)」中介紹道:Κ0Η溼法腐蝕是利用(111)晶面自停技術形成TSV通孔。但該方法存在兩個主要問題:一是由於(111)晶面和(100)晶面固有夾角的存在，TSV通孔開口會隨著腐蝕深度變大而增大，使該類TSV通孔佔用面積過大，經濟型差；二是該工藝使用KOH作為附屬液容易引入K+汙染，會對CMOS工藝線造成K+汙染。
[0004]「一種TSV通孔形成方法和通孔修正方法(N0.201010250521) 」專利中提出用生長熱氧層來消除側壁「扇貝」結構的方法。其原理是:首先在高溫(>1000°c)環境下對具有「扇貝」結構的TSV通孔進行較長時間熱處理，確保氧氣和側壁「扇貝」結構充分反應，使「扇貝」結構儘可能多的氧化為Si02，然後再用HF酸漂洗去除Si02，進而減小「扇貝結構」。但此方法缺點是:一是需要較長時間的高溫工藝，無法用於完成金屬化工藝後的Via-last TSV工藝；二是對於SOI材料而言，利用HF酸腐蝕氧化TSV側壁氧化的「扇貝」結構時會同時腐蝕掉埋氧層，造成TSV通孔結構在頂層矽和矽基底間形成空洞結構，後續絕緣層、阻擋層、種子層容易在此處斷裂，形成隱患，基於SOI材料的器件無法採用此方法；三是對於較小孔徑的TSV通孔，由於液體表面張力效應，HF酸無法進入深達數十微米通孔內部，去氧化層步驟難於實現。
【發明內容】
[0005]為了避免現有通孔製造技術不能獲得較高密度、較大深寬比和較高側壁平整度，並影響側壁絕緣特性及器件性能的不足，本發明專利提出優化的多步Bosch刻蝕工藝方法，進行大深寬比TSV通孔刻蝕和側壁修飾。與KOH溼法腐蝕法與高溫熱氧法相比，本發明方法不引入K+汙染，不經高溫工藝處理，具有通孔尺寸佔用晶片面積小、經濟效益高，與IC工藝兼容，適用於SOI材料器件立體集成應用和所有TSV工藝流程的特點。不僅能製作出高密度、大深寬比通孔，減少通孔側壁「扇貝」尺寸、提高側壁平整度，降低後續側壁絕緣工藝難度，還能提升擊穿電壓，增加TSV立體集成器件可靠性。
[0006]本發明解決其技術問題所採用的技術方案包括以下步驟:
[0007]I)在P〈100>型單晶矽晶圓表面用PE CVD方法澱積一層I μ m~5 μ m SiO2,並在SiO2表面塗光刻膠，曝光顯影，露出需要刻蝕的二氧化矽窗口，所述的窗口圖形為圓孔，孔直徑5 μ m~30 μ m。
[0008]2)用等離子幹法刻蝕方法在露出的窗口處進行二氧化矽層的刻蝕，一直刻蝕至單晶娃晶圓表面。
[0009]3)進行優化的多步Bosch刻蝕工藝，刻蝕氣體使用SF6,鈍化氣體使用C4F8,刻蝕機臺Bias、Source功率值、氣體流量值、刻蝕/鈍化時間比在以下每一步驟變化時均在初始值的基礎上變化，所述初始值為單步Bosch刻蝕工藝參數的設定值，具體工藝步驟如下:
[0010]步驟1.刻蝕通孔頂部時，C4F8流量增加初始值的1/6~1/3，SF6流量減少初始值的1/6~1/3 ;在初始值的基礎上，增加鈍化時間ls~2s，減少刻蝕時間lsis，Bias為初始值，Source功率值減少初始值的1/6~1/5 ;此步驟作業時間為10mirTl5min ；
[0011]步驟2.刻蝕通孔中部時，氣體流量值、刻蝕/鈍化時間比、Source功率值改為初始值，Bias功率值增加初始值的1/5~1/4 ;此步驟作業時間20mirT30min ；
[0012]步驟3.刻蝕通孔底部時，在初始值的基礎上增大1/6~1/3SF6流量，減少1/6~1/3C4F8流量，增加刻蝕間ls~2s，減少鈍化時間Isls ；Bias功率值增加初始值的1/4~1/2，Source功率值增加初始值的1/6~1/5 ;此步驟作業時間10mirTl5min ；
[0013]步驟4.通孔刻蝕深度達到要求後，停止鈍化氣體C4F8保護，通入各向同性刻蝕氣體SF6, SF6氣體流量100sccnTl50sccm，Bias、Source功率值為初始值；此步驟作業時間30s~lmin。
[0014]本發明的有益效果是:由於傳統Bosch工藝會造成通孔頂部「扇貝」大，中部逐漸縮小，底部最小特徵，所以本發明提出的多步優化的Bosch刻蝕工藝採用動態參數控制，隨著刻蝕深度的增加，工藝參數也會相應的變化，在保證可加工高密度、深寬比約10:1的TSV通孔的同時，將TSV通孔側壁「扇貝」結構減少到小於70nm，從而降低後續側壁絕緣工藝的難度，解決TSV通孔頂部漏電大、耐壓低問題，提升TSV通孔整體耐壓(>70V)特性、減小漏電，提升立體集成器件性能。
[0015]與KOH溼法腐蝕法相比，該發明不會引入K+汙染，由於不存在各向異性腐蝕中(111)晶面和(100)晶面固有夾角，所以通孔開口不會隨著刻蝕深度增加而變大，比KOH溼法腐蝕更加節省晶片面積，更具有經濟效益。
[0016]與高溫熱氧法相比，該發明不經高溫工藝處理，避免了高溫熱氧法後續HF去氧化層難於實現並會對SOI材料結構造成工藝隱患的缺點，具有與傳統IC工藝兼容，適用於SOI材料器件立體集成應用和所有TSV工藝流程的特點。
【專利附圖】
【附圖說明】
[0017]圖1是傳統Bosch刻蝕工藝示意圖，其中，Ca)為傳統Bosch刻蝕工藝刻蝕通孔頂部示意圖， (b)為傳統Bosch可是工藝刻蝕通孔中部與底部示意圖。[0018]圖2是優化的多步Bosch刻蝕工藝流程示意圖，
[0019]其中，1-Si襯底，2_Si02 掩膜，
[0020](a)是步驟I通孔頂部刻蝕示意圖；增大C4F8流量,減少SF6流量或增加鈍化時間，減少刻蝕時間來增強通孔頂部的鈍化保護；
[0021](b)是步驟2通孔中部刻蝕示意圖；在步驟I的基礎上適當增大SF6流量，減少C4F8流量或通過增加刻蝕間，減少鈍化時間；
[0022](c)是步驟3通孔底 部刻蝕示意圖；在步驟2的基礎上更進一步加強縱向刻蝕效果;
[0023](d)是步驟4通孔刻蝕後處理示意圖，進行適當的各向同性刻蝕處理。
[0024]圖3是本發明刻蝕工藝的流程框圖，
[0025]其中，3-TSV通孔刻蝕前步驟，4-TSV通孔刻蝕步驟。
【具體實施方式】
[0026]下面結合附圖和實施例對本發明進一步說明。
[0027]為了避免現有通孔製造技術不能獲得較高密度、較大深寬比和較高側壁平整度，並影響側壁絕緣特性及器件性能的不足。針對傳統大深寬比TSV通孔刻蝕採用靜態過程參數控制Bosch工藝，造成TSV通孔上部「扇貝」結構大，中部逐漸縮小，底部最小的特徵(參見圖1)，本發明專利提出優化的多步Bosch刻蝕工藝方法，進行大深寬比TSV通孔刻蝕和側
壁修飾。
[0028]技術方案
[0029]1.首先在P〈100>型單晶矽晶圓表面用PE CVD方法澱積一層I μ m~1.5 μ m SiO2,並在SiO2表面塗光刻膠，曝光顯影，露出需要刻蝕的二氧化矽窗口(窗口圖形為圓孔，孔直徑 5 μ m~30 μ m)。
[0030]2.然後用等離子幹法刻蝕方法在露出的窗口處進行二氧化矽層的刻蝕，一直刻蝕至單晶娃晶圓表面。
[0031]3.接著進行本發明提出的優化的多步Bosch刻蝕工藝，刻蝕氣體使用SF6,鈍化氣體使用C4F8，刻蝕機臺Bias (偏壓)，Source (源功率)功率值，氣體流量值，刻蝕/鈍化時間比在以下每一步驟變化時均在初始值的基礎上變化(初始值為單步Bosch刻蝕工藝參數的設定值)。
[0032]優化的多步Bosch刻蝕工藝，其特徵在於工藝步驟如下:
[0033]步驟1.刻蝕通孔頂部時，C4F8流量增加初始值的1/6~1/3，SF6流量減少初始值的1/6~1/3。在初始值的基礎上，增加鈍化時間ls~2s，減少刻蝕時間lsis，Bias為初始值，Source功率值減少初始值的1/6~1/5。此步驟作業時間為IOmin~15min(參見圖2(a))。
[0034]步驟2.刻蝕通孔中部時，氣體流量值，刻蝕/鈍化時間比，Source功率值改為初始值，Bias功率值增加初始值的1/5~1/4。此步驟作業時間20mirT30min (參見圖2 (b))。
[0035]步驟3.刻蝕通孔底部時，在步驟2的基礎上需要更進一步加強縱向刻蝕效果，所以在初始值的基礎上增大1/6~1/3SF6流量，減少1/6~1/3C4F8流量，增加刻蝕間lsis，減少鈍化時間ls~2s。Bias功率值可增加初始值的1/4~1/2，Source功率值可增加初始值的1/6~1/5。此步驟作業時間10mirTl5min (參見圖2 (C))。[0036]步驟4.通孔刻蝕深度達到要求後，停止鈍化氣體C4F8保護，通入各向同性刻蝕氣體SF6, SF6氣體流量100sccnTl50sccm，Bias、Source功率值為初始值。此步驟作業時間30s?Imin (參見圖 2 (d))。
[0037]整個工藝步驟可參見圖3流程框圖。
[0038]實施例1:
[0039]本實施例用於直徑ΙΟμπι，深寬比要求為10:1的TSV通孔製作。孔刻蝕材質為Ρ〈100>型矽，掩膜為Ιμπι厚Si02。ICP刻蝕機臺型號為阿爾卡特AMS-100，根據本發明具體步實施驟如下(參見圖3):
[0040]1.首先在P〈100>型單晶矽晶圓表面用PE CVD方法澱積一層I μ m SiO2,並在SiO2表面塗光刻膠，曝光顯影，露出需要刻蝕的二氧化娃窗口(窗口圖形為圓孔，孔直徑10 μ m)。
[0041]2.然後用等離子幹法刻蝕方法在露出的窗口處進行二氧化矽層的刻蝕，一直刻蝕至單晶娃晶圓表面。
[0042]3.接著進行本發明提出的優化的多步Bosch刻蝕工藝，刻蝕氣體使用SF6,鈍化氣體使用C4F8,刻蝕氣體SF6初始值300SCCm，鈍化氣體C4F8初始值300sCCm，機臺Bias初始設定功率80W，Source初始設定功率1500w，刻蝕/鈍化時間比初始值為Is:9s，優化的多步Bosch刻蝕工藝步驟如下(參見圖2):
[0043]步驟1:參見圖2(a)，針對傳統Bosch工藝刻蝕後頂部「扇貝」尺寸較大的情況，應削弱頂部刻蝕效果，增強鈍化保護。此時，Bias功率設定為80w，Source功率設定為1250w，設定氣體流量為:SF6250sccm、C4F8350sccm。刻蝕/鈍化時間比:2s:8s。此步驟時間設定為 13min。
[0044]步驟2:參見圖2 (b)，針對傳統Bosch工藝刻蝕後中部「扇貝」尺寸小於頂部的情況，應在步驟I的基礎上適當增強刻蝕效果，增強縱向的刻蝕能力。此時，Bias功率設定為95w, Source功率設定為1500w，設定氣體流量為:SF6300sccm、C4F8300sccm。刻蝕/鈍化時間比:1s:9s。此步驟時間設定為25min。。
[0045]步驟3:參見圖2 (C)，針對傳統Bosch工藝刻蝕後底部「扇貝」尺寸遠小於頂部的情況，為了達到刻蝕所需深度，應在步驟2的基礎上進一步加強縱向刻蝕效果。此時，Bias功率設定為100w，Source功率設定為1750w，設定氣體流量為:SF6350sccm、C4F8250sccm。刻蝕/鈍化時間比:2s:8s。此步驟時間設定為13min。
[0046]步驟4:參見圖2 (d)，為了進一步減少「扇貝」尺寸，通入適當的各向同性氣體進行各向同性刻蝕。此時，設定氣體流量為:SF6120sccm、C4F80sccm，Bias 80W, Source 1500w。此步驟時間設定40s。
[0047]實施例2:
[0048]本實施例用於直徑5μπι，深寬比要求為10:1的TSV通孔製作。孔刻蝕材質為Ρ〈100>型矽，掩膜為1.5μπι厚Si02。ICP刻蝕機臺型號為阿爾卡特AMS-100，根據本發明具體步實施驟如下(參見圖3):
[0049]1.首先在P〈100>型單晶矽晶圓表面用PE CVD方法澱積一層1.5 μ m SiO2，並在SiO2表面塗光刻膠，曝光顯影，露出需要刻蝕的二氧化矽窗口(窗口圖形為圓孔，孔直徑5 μ m)。
[0050]2.然後用等離子幹法刻蝕方法在露出的窗口處進行二氧化矽層的刻蝕，一直刻蝕至單晶娃晶圓表面。
[0051]3.接著進行本發明提出的優化的多步Bosch刻蝕工藝，刻蝕氣體使用SF6,鈍化氣體使用C4F8,刻蝕氣體SF6初始值300SCCm，鈍化氣體C4F8初始值300sCCm，機臺Bias初始設定功率80W，Source初始設定功率1500w，刻蝕/鈍化時間比初始值為Is:9s，優化的多步Bosch刻蝕工藝步驟如下(參見圖2):
[0052]步驟1:參見圖2(a)，針對傳統Bosch工藝刻蝕後頂部「扇貝」尺寸較大的情況，應削弱頂部刻蝕效果，增強鈍化保護。此時，Bias功率設定為80w，Source功率設定為1200?，設定氣體流量為:SF6200sccm、C4F8400sccm。刻蝕/鈍化時間比:3s:7s。此步驟時間設定為 lOmin。
[0053]步驟2:參見圖2 (b)，針對傳統Bosch工藝刻蝕後中部「扇貝」尺寸小於頂部的情況，應在步驟I的基礎上適當增強刻蝕效果，增強縱向的刻蝕能力。此時，Bias功率設定為100w，Source功率設定為1500w，設定氣體流量為:SF6300sccm、C4F8300sccm。刻蝕/鈍化時間比:1s:9s。此步驟時間設定為20min。。
[0054]步驟3:參見圖2 (C)，針對傳統Bosch工藝刻蝕後底部「扇貝」尺寸遠小於頂部的情況，為了達到刻蝕所需深度，應在步驟2的基礎上進一步加強縱向刻蝕效果。此時，Bias功率設定為120w，Source功率設定為1800w，設定氣體流量為:SF6400sccm、C4F8250sccm。刻蝕/鈍化時間比:2s:8s。此步驟時間設定為lOmin。
[0055]步驟4:參見圖2 (d)，為了進一步減少「扇貝」尺寸，通入適當的各向同性氣體進行各向同性刻蝕。此時，設定氣體流量為:SF6150sccm、C4F8Osccm, Bias 80W, Sourcel500wo此步驟時間設定Imin。
[0056]實施例3:·
[0057]本實施例用於直徑30μπι，深寬比要求為10:1的TSV通孔製作。孔刻蝕材質為Ρ〈100>型矽，掩膜為1.5μπι厚Si02。ICP刻蝕機臺型號為阿爾卡特AMS-100，根據本發明具體步實施驟如下:
[0058]1.首先在P〈100>型單晶矽晶圓表面用PE CVD方法澱積一層1.5 μ m SiO2，並在SiO2表面塗光刻膠，曝光顯影，露出需要刻蝕的二氧化矽窗口(窗口圖形為圓孔，孔直徑30 μ m)。
[0059]2.然後用等離子幹法刻蝕方法在露出的窗口處進行二氧化矽層的刻蝕，一直刻蝕至單晶娃晶圓表面。
[0060]3.接著進行本發明提出的優化的多步Bosch刻蝕工藝，刻蝕氣體使用SF6,鈍化氣體使用C4F8,刻蝕氣體SF6初始值300SCCm，鈍化氣體C4F8初始值300sCCm，機臺Bias初始設定功率80W，Source初始設定功率1500w，刻蝕/鈍化時間比初始值為Is:9s，優化的多步Bosch刻蝕工藝步驟如下(參見圖2):
[0061]步驟1:參見圖2(a)，針對傳統Bosch工藝刻蝕後頂部「扇貝」尺寸較大的情況，應削弱頂部刻蝕效果，增強鈍化保護。此時，Bias功率設定為80w，Source功率設定為1280w，設定氣體流量為:SF6220sccm、C4F8370sccm。刻蝕/鈍化時間比:2s:8s。此步驟時間設定為 15min。
[0062]步驟2:參見圖2 (b)，針對傳統Bosch工藝刻蝕後中部「扇貝」尺寸小於頂部的情況，應在步驟I的基礎上適當增強刻蝕效果，增強縱向的刻蝕能力。此時，Bias功率設定為95w, Source功率設定為1500w，設定氣體流量為:SF6300sccm、C4F8300sccm。刻蝕/鈍化時間比:1s:9s。此步驟時間設定為25min。。
[0063]步驟3:參見圖2 (C)，針對傳統Bosch工藝刻蝕後底部「扇貝」尺寸遠小於頂部的情況，為了達到刻蝕所需深度，應在步驟2的基礎上進一步加強縱向刻蝕效果。此時，Bias功率設定為110w，Source功率設定為1750w，設定氣體流量為:SF6380sccm、C4F8220sccm。刻蝕/鈍化時間比:2s:8s。此步驟時間設定為15min。
[0064]步驟4:參見圖2 (d)，為了進一步減少「扇貝」尺寸，通入適當的各向同性氣體進行各向同性刻蝕。此時，設定氣體流量為:SF6100sccm、C4F80sccm，Bias 80W, Source 1500w。此步驟時間設定20s。
【權利要求】
1.一種大深寬比TSV通孔分步刻蝕和側壁修飾方法，其特徵在於包括下述步驟: 1)在P〈100>型單晶矽晶圓表面用PECVD方法澱積一層Ιμπ?.δμπι SiO2，並在SiO2表面塗光刻膠，曝光顯影，露出需要刻蝕的二氧化矽窗口，所述的窗口圖形為圓孔，孔直徑`5 μ m~30 μ m ； 2)用等離子幹法刻蝕方法在露出的窗口處進行二氧化矽層的刻蝕，一直刻蝕至單晶矽晶圓表面； 3)進行優化的多步Bosch刻蝕工藝，刻蝕氣體使用SF6,鈍化氣體使用C4F8,刻蝕機臺Bias,Source功率值、氣體流量值、刻蝕/鈍化時間比在以下每一步驟變化時均在初始值的基礎上變化，所述初始值為單步Bosch刻蝕工藝參數的設定值，具體工藝步驟如下: 步驟1.刻蝕通孔頂部時，C4F8流量增加初始值的1Α1/3，SF6流量減少初始值的1/6~1/3 ;在初始值的基礎上，增加鈍化時間ls~2s，減少刻蝕時間lsis，Bias為初始值，Source功率值減少初始值的1/6~1/5 ;此步驟作業時間為10mirTl5min ； 步驟2.刻蝕通孔中部時，氣體流量值、刻蝕/鈍化時間比、Source功率值改為初始值，Bias功率值增加初始值的1/5~1/4 ;此步驟作業時間20mirT30min ； 步驟3.刻蝕通孔底部時，在初始值的基礎上增大1/6~1/3SF6流量，減少1/6~1/3C4F8流量，增加刻蝕間ls~2s，減少鈍化時間ls~2s ;Bias功率值增加初始值的Ι/?/2，Source功率值增加初始值的1/6~1/5 ;此步驟作業時間10mirTl5min ； 步驟4.通孔刻蝕深度達到要求後，停止鈍化氣體C4F8保護，通入各向同性刻蝕氣體SF6, SF6氣體流量100sccnTl50sccm，Bias、Source功率值為初始值；此步驟作業時間30s~lmin。
【文檔編號】H01L21/768GK103715131SQ201210371478
【公開日】2014年4月9日 申請日期:2012年9月29日 優先權日:2012年9月29日
【發明者】單光寶, 劉松, 孫有民, 蔚婷婷, 李翔 申請人:中國航天科技集團公司第九研究院第七七一研究所