可重配置處理器和半導體器件的製作方法

2023-05-28 00:38:31

專利名稱：可重配置處理器和半導體器件的製作方法
技術領域：
本發明涉及可重配置處理器和半導體器件，更具體而言，涉及包括算術邏輯單元組和序列器的可重配置處理器和半導體器件，所述算術邏輯單元組包含多個算術邏輯單元，所述序列器用於控制算術邏輯單元組的操作。
背景技術：
產品發貨之後可能進行規格變更、功能添加、新服務添加等等。傳統地，提供了可重配置處理器以在不重新製造器件的條件下改變功能。傳統的可重配置處理器可以僅通過替換電路配置信息就滿足上述情形。
例如，IP-Flex公司製造的數字應用處理器/分布式網絡體系結構(註冊商標)(DAP/DNA)和NEC公司製造的動態可重配置處理器(DRP)是公知的這類可重配置處理器。
DAP/DNA包含二維布置的多個複合的算術邏輯單元模塊以及其中描述了算術邏輯單元之間的連接和每個模塊中的配置的多條信息，並且通過對這些條信息進行切換來操縱不同的算法。
DRP包括二維布置的多個算術邏輯單元模塊，每個算術邏輯單元模塊包含指令存儲器、指令解碼器和算術邏輯單元。多個算術邏輯單元模塊的操作由狀態轉移管理部件管理。狀態轉移管理部件具有狀態轉移表。通過根據狀態轉移表指定指令存儲器中要被每個算術邏輯單元模塊執行的地址，狀態轉移管理部件選擇任何指令並且讓每個算術邏輯單元模塊執行該指令。
如上所述，傳統的可重配置處理器具有算術邏輯單元組，該算術邏輯單元組包含布置的多個算術邏輯單元(ALU)。可以根據設置信息重新配置包含於算術邏輯單元組中的每個算術邏輯單元的操作以及算術邏輯單元之間的連接。用於保持輸入值的寄存器連接到每個算術邏輯單元。圖7示出了傳統的可重配置處理器中含有的算術邏輯單元和寄存器的結構。
傳統可重配置處理器中含有的ALU 901和902經由總線910交換數據並且進行預定的操作處理。用於保持經由總線910輸入的輸入值的寄存器903和904固定地連接到ALU 901。類似地，用於保持經由總線910輸入的輸入值的寄存器905和906固定地連接到ALU 902。即，寄存器903和904分別固定地連接到ALU 901的兩個輸入埠，而寄存器905和906分別固定地連接到ALU 902的兩個輸入埠。採用傳統的可重配置處理器，一個寄存器以這種方式固定地連接到ALU的一個輸入埠。
同時，作為其中多個寄存器被連接到ALU的示例，公開了一種精簡指令集計算機(RISC)處理器，在所述RISC處理器中，能夠被外部協處理器訪問的多組寄存器文件被連接到ALU(例如，參見PCT國際公布專利申請No.2002-512399已公布的日文譯文，圖3)。
採用傳統的可重配置處理器，在消耗時間的情況下切換正在運行的算術邏輯單元組的配置使性能降低。圖8示出了傳統的可重配置處理器中進行配置切換的時序。算術邏輯單元組的配置根據應用1和2進行的處理的內容而被切換。
採用傳統的可重配置處理器，為每個算術邏輯單元置備的寄存器的數目總是一。從而，為了從用於應用1(921)的配置切換到用於應用2(922)的配置，在應用1(921)終止之後，作為導出數據(931)的結果，要從寄存器輸出應用1(921)產生的數據，然後進行到用於應用2(922)的配置的切換。為了從用於應用2(922)的配置切換到用於應用1(921)的配置，要進行同樣的處理然後進行到用於應用1(921)的配置的切換。
如上所述，當切換應用時，額外的時間對導出數據是必要的。結果，在精細時間劃分的基礎上切換應用降低了性能。此外，為了保持通過執行應用1獲得的結果從而在再次執行該應用1時使用該數據，數據必須被保存在諸如存儲器之類的存儲設備中。這對性能具有很大的影響。
此外，採用傳統的可重配置處理器，很難調試算術邏輯單元組。在某些情況下，為了調試，需要知道任意時刻下輸入到算術邏輯單元或者從算術邏輯單元輸出的狀態。但是，要取出數據，操作必須完全停止或者停止後的數據和電路的狀態必須全部丟棄。但是，採用傳統的可重配置處理器，寄存器被置於算術邏輯單元之間，所以寄存器的值只能經由算術邏輯單元輸出到外部。每個算術邏輯單元連接一個寄存器。因此，為了在某時刻將寄存器的數據取出到外部，所發給所有算術邏輯單元的操作必需暫時改變到無操作(NOP)以使得數據順序流動。在這種情況下，在操作改變之前由操作獲得的數據進行流動。從而，在取出用於調試的數據之後，不可能恢復操作。
同時，採用其中通過進行上下文切換而對多組寄存器文件進行切換的傳統器件，在一個塊(block)中所有寄存器文件被同時切換。從而，不可能根據算術邏輯單元、算術邏輯單元組等進行精細切換。

發明內容
本發明提供了一種具有算術邏輯單元組和定序器的可重配置處理器，其中算術邏輯單元組包含多個算術邏輯單元，定序器用於控制算術邏輯單元組的操作。該可重配置處理器包括寄存器組，該寄存器組位於多個算術邏輯單元的輸入埠和數據被從其輸入到多個算術邏輯單元的前級(preceding stage)之間，並且每個寄存器組包含多個寄存器，所述多個寄存器用於保持從前級輸入到多個算術邏輯單元的數據；以及選擇器，用於根據來自定序器的指令從寄存器組中選擇要被連接到多個算術邏輯單元的寄存器，以及用於將所選擇的寄存器連接到多個算術邏輯單元的輸入埠。
此外，本發明提供了一種半導體器件，該半導體器件具有包含多個算術邏輯單元的算術邏輯單元組和用於控制算術邏輯單元組操作的定序器，其中算術邏輯單元組的操作狀態由所述定序器重新配置。該半導體器件包括寄存器組，該寄存器組位於多個算術邏輯單元的輸入埠和數據被從其輸入到多個算術邏輯單元的前級之間，並且每個寄存器組包含多個寄存器，所述多個寄存器用於保持從前級輸入到多個算術邏輯單元的數據；以及選擇器，用於根據來自定序器的指令從寄存器組中選擇要被連接到多個算術邏輯單元的寄存器，以及用於將所選擇的寄存器連接到多個算術邏輯單元的輸入埠。
由下面的說明以及接合附圖，本發明的上述和其他目標、特徵和優點將變得清楚，其中附圖通過示例圖示了本發明的優選實施例。


圖1是應用到實施例上的本發明的示意圖。
圖2是示出了根據本發明實施例的可重配置處理器的整體結構的框圖。
圖3示出了根據本發明實施例的配置存儲器的結構的示例。
圖4示出了根據實施例的窗口寄存器部件的結構的示例。
圖5示出了根據實施例的窗口結構的示例。
圖6是示出了根據實施例的窗口寄存器部件切換示例的時序圖。
圖7示出了在傳統的可重配置處理器中包含的算術邏輯單元和寄存器的結構。
圖8示出了在傳統的可重配置處理器中進行配置切換的時序。
具體實施例方式
本發明的目標是提供一種可重配置處理器和半導體器件，該可重配置處理器和半導體器件可以在以時間劃分為基礎切換應用的時候或者調試的時候，精細地控制操作而不會對其他功能施加影響。
現將參考附圖描述本發明的實施例。首先將給出應用到實施例上的本發明的概述，然後將描述實施例的具體內容。
圖1是應用到實施例上的本發明的示意圖。根據本發明實施例的可重配置處理器包括算術邏輯單元(ALU)組和用於控制ALU組操作的定序器2，其中算術邏輯單元組包含例如象矩陣那樣布置的多個ALU。例如，包含於ALU組中的ALU 1的兩個輸入埠分別經由選擇器4和6連接到寄存器組3和5。
ALU 1在定序器2的控制下經由寄存器組3和5以及選擇器4和6接受從前級輸出的數據，並且進行諸如算術運算和邏輯運算等預定操作。輸出數據的前級例如是由定序器2連接到ALU 1的另一ALU。
定序器2保持多條設置信息，通過切換設置信息來切換ALU組的狀態，以及執行期望的應用，在所述多條設置信息中描述了為執行任何應用所必需的ALU組的配置，所述ALU組的配置例如是包含於ALU組中的每個ALU的操作和ALU之間的連接。此外，定序器2根據所選擇的狀態控制選擇器4和6，並且選擇要被連接到ALU 1的包含於寄存器組3和5中的寄存器。
寄存器組3和5中的每個包含可以彼此獨立操作的多個寄存器。寄存器組3包含寄存器1(3a)、寄存器2(3b)和寄存器3(3c)。寄存器組5包含寄存器1(5a)、寄存器2(5b)和寄存器3(5c)。包含於寄存器組3中的寄存器之一被選擇器4選擇並且被連接到ALU 1。類似地，包含於寄存器組5中的寄存器之一被選擇器6選擇並且被連接到ALU 1。所選擇的寄存器連接於ALU 1的輸入埠和前級之間，保持從前級輸出的數據(輸入到ALU 1的數據)，並且將數據輸出到ALU 1。在下一操作計時前此數據一直被保持。寄存器的長度對應於輸入到與該寄存器相連接的ALU1的數據的長度。即，如果輸入到ALU 1的數據長度是八位，則寄存器的長度是八位。如果輸入到ALU 1的數據長度是十六位，則寄存器的長度是十六位。如果輸入到ALU 1的數據長度是三十二位，則寄存器的長度是三十二位。每個寄存器組可以包含任意數目的寄存器。
在定序器2的控制下，選擇器4和6分別從它們所連接的寄存器組3和5選擇一個寄存器，並且將所選擇的寄存器連接到ALU 1。即，選擇器4連接到寄存器組3並且將寄存器1(3a)、寄存器2(3b)和寄存器3(3c)中的一個連接到ALU 1。選擇器6連接到寄存器組5並且將寄存器1(5a)、寄存器2(5b)和寄存器3(5c)中的一個連接到ALU 1。
現將描述具有上述結構的可重配置處理器的操作。
在ALU組的各種狀態下要被選擇並且被連接到ALU 1的兩個輸入埠的寄存器被註冊在定序器2所保持的設置信息中。定序器2不僅控制ALU組的操作狀態而且根據所選擇的狀態控制寄存器的切換。現在將描述當ALU組的狀態被切換時進行的寄存器切換。
在切換之前ALU組正在執行應用。在定序器2的控制下，此時，選擇器4和6分別從寄存器組3和5選擇任何寄存器並且將所選擇的寄存器連接到ALU 1。例如，包含於寄存器組3中的寄存器1(3a)和包含於寄存器組5中的寄存器1(5a)被選擇，並且形成下述數據流，通過該數據流，從恰好在ALU 1之前的級(stage)輸出的數據(輸入到ALU 1的數據)經由寄存器1(3a)和寄存器1(5a)被輸入到ALU 1。
當定序器2確定切換ALU組的狀態時，切換寄存器的指令也被發出。根據定序器2所發出的指令，選擇器4和6斷開當前連接的寄存器並且把所指定的寄存器連接到ALU 1。例如，包含於寄存器組3中的寄存器2(3b)和包含於寄存器組5中的寄存器2(5b)被選擇。結果，從恰好在ALU 1之前級輸出的數據經由寄存器2(3b)和寄存器2(5b)被輸入到ALU 1，從而形成了通過新寄存器的數據流。這使得在在前數據流終止之後不必導出所產生的數據。即，數據流可以在切換應用的時刻立刻被切換。從而，性能不會下降。
當寄存器被切換時，在切換之前輸入的最後數據被遺留在寄存器1(3a)和寄存器1(5a)中。該數據由定位鎖存(locating latch)機制保持。該數據可以通過預先形成專用數據通路從外部取出。結果，在數據流被切換以及進行了預定的處理之後，ALU組可以恢復到切換之前的狀態。並且，取出數據以用於例如調試可以被更容易地進行。此外，為從調試返回，應該選擇原始寄存器。因此，調試並不對其他功能施加影響。
現將參考附圖詳細描述本發明的實施例。
圖2是示出了根據本發明實施例的可重配置處理器的整體結構的框圖。
可重配置處理器包括ALU組10和定序器20，其中ALU組10包含所布置的多個ALU，定序器20用於控制包含於ALU組10中的每個ALU模塊的操作。
ALU組10包含配置存儲器11、布線與開關(wiring and switch)12、ALU 13a、13b、…和13C、數據存儲設備13d、13e等、計數器13f和窗口寄存器部件14。
配置存儲器11存儲用於設置ALU組10的操作的設置信息，諸如要由包含於ALU組10中的每個ALU模塊執行的內容、ALU模塊之間的布線路徑以及操作所需的數據。一條信息對應於ALU組10的一個電路配置的「狀態」。在配置存儲器11中設置了多個狀態。ALU組10在定序器20指定的狀態下操作。每個ALU和布線與開關12根據配置存儲器11中所設置的內容進行操作。布線與開關12包含布線部件和開關部件，布線部件用於根據配置存儲器11中設置的內容在ALU之間進行連接，開關部件用於根據配置存儲器11中設置的內容來切換連接。ALU 13a、13b、…和13C中的每個對經由布線與開關12和窗口寄存器部件14而輸入的輸入信號進行預定的操作，並且經由布線與開關12輸出結果。每個ALU模塊包含存儲用於數據處理的數據的數據存儲設備13d、13e等和計數器13f，該數據存儲設備為存儲器或者寄存器。此外，每個ALU模塊包含用於和外部單元交換數據和地址的接口、地址產生器等等。窗口寄存器部件14包含寄存器組和選擇器，該寄存器組由用於保持數據的多個寄存器組成，選擇器用於從寄存器組中選擇一個寄存器並且將所選擇的寄存器連接到ALU。窗口寄存器部件14位於包含於ALU組10中的ALU的輸入埠的對面。窗口寄存器部件14根據配置存儲器11中設置的內容為全部ALU、一個ALU或者一組ALU切換寄存器。
在圖2中，窗口寄存器部件14位於布線與開關12和ALU 13a、13b、…和13C之間。但是，窗口寄存器部件14可以位於布線與開關12或者ALU 13a、13b、…和13C之內。此外，窗口寄存器部件14可以被拆分以使之位於布線與開關12和ALU 13a、13b、…和13C之內。在圖2中，配置存貯器11位於ALU組10中。但是，配置存儲器11可以位於定序器20中或者位於ALU組10和定序器20的外部。此外，配置存儲器11可以被拆分以使之位於ALU組10和定序器20之內。
定序器20包含狀態控制部件21、狀態表22、當前狀態地址寄存器23以及窗口設置控制部件24。
狀態控制部件21設置下述狀態，ALU組10將響應於從ALU組10輸入的切換條件信號而接下來進行到該狀態的轉移。該切換條件信號包括切換條件碼和切換條件發生的通知。狀態表22中使用的地址和配置存儲器11中使用的地址相同。狀態表22中的每個條目存貯操作碼和可能被選擇的條目的地址，其中操作碼指示在轉移到下一條目時的行為。當前狀態地址寄存器23存儲指示當前狀態的地址(在狀態表22和配置存儲器11中)。窗口設置控制部件24根據狀態控制部件21設置的狀態來控制由窗口寄存器部件24選擇的寄存器。
在上述可重配置處理器中，ALU組10在基於下述設置信息的狀態下操作，其中該設置信息位於由定序器20所指定的配置存儲器11中的特定地址處。當ALU組10確定切換條件已成立時，ALU組10向定序器20發送切換條件碼和切換條件信號。在定序器20中，狀態控制部件21被切換條件信號啟動，由切換條件碼和狀態表22中的條目確定ALU組10接下來要轉移到的狀態，計算指示狀態的設置信息被註冊的地址(目標地址)，並且在當前狀態地址寄存器23、狀態表22和配置存儲器11中設置所計算出的目標地址。結果，配置存儲器11中的特定地址被改變為目標地址並且ALU組10轉移到該狀態。此時，窗口設置控制部件24根據狀態控制部件21設置的狀態發出指令以切換寄存器並且指定要被選擇的寄存器。這些指令被發出以切換包含於窗口寄存器部件14中的所有寄存器、對應於預先設置的每組ALU的多個寄存器、或者特殊場合下對應於每個ALU的寄存器。
現將描述配置存儲器11。在配置存儲器11中，描述了用於執行應用的ALU組10和寄存器中的數據流。圖3示出了根據本發明實施例的配置存儲器的結構示例。
配置存儲器11存儲配置數據，其確定在每種狀態下ALU組10的操作。在此示例中，配置數據111、112、113、114等根據狀態而被存儲。每種狀態由地址來管理。
對於每種狀態存儲有操作模式111a、可重配置電路設計信息111b、狀態1(111c)、狀態2(111d)、狀態3(111e)和狀態4(111f)。操作模式111a是用於標識該狀態的信息。可重配置電路設計信息111b是用於指示在此操作模式下ALU之間的連接和可重配置電路中每個ALU的操作的設計信息。當產生了設計信息時，自動且唯一地確定為特定數據流使用的特定寄存器。此電路配置的下一狀態的候選者被描述為狀態1(111c)、狀態2(111d)、狀態3(111e)和狀態4(111f)。實際上，直接描述了配置存儲器11中的地址或者描述了通過進行操作從其可以直接產生這些地址的數據。每個候選狀態和切換條件相關聯。當切換條件成立時，進行轉移到對應狀態的處理。在這種情況下，根據存儲於配置存儲器11中的信息來設置每個ALU的操作、ALU之間的連接以及連接到每個ALU的寄存器。被註冊為候選者的狀態的數目可以任意選擇。
現在將描述窗口寄存器部件14的結構。圖4示出了根據實施例的窗口寄存器的結構示例。在圖4中，和圖2中所示相同的組件用相同的標號來標記，並且省略了對它們的說明。
在窗口寄存器部件14中，為ALU 13a和13b置備了多個寄存器組和選擇器，該選擇器用於從每個寄存器組選擇一個寄存器並且將所選擇的寄存器連接到ALU。在此示例中，ALU 13a和13b中的每個具有兩個輸入埠。寄存器組和選擇器連接到這些埠中的每個。即，包含窗口1(141a)、窗口2(142a)和窗口3(143a)的寄存器組和選擇器144a連接到ALU 13a的第一輸入埠。包含窗口1(141b)、窗口2(142b)和窗口3(143b)的寄存器組和選擇器144b連接到ALU 13a的第二輸入埠。包含窗口1(141c)、窗口2(142c)和窗口3(143c)的寄存器組和選擇器144c連接到ALU 13b的第一輸入埠。包含窗口1(141d)、窗口2(142d)和窗口3(143d)的寄存器組和選擇器144d連接到ALU 13b的第二輸入埠。
這些寄存器組中被同時選擇的寄存器形成集合。例如，如果窗口1(141a)、窗口1(141b)、窗口1(141c)和窗口1(141d)被選擇用於執行應用，則這些窗口形成集合。類似地，如果窗口2(142a)、窗口2(142b)、窗口2(142c)和窗口2(142d)形成集合，以及窗口3(143a)、窗口3(143b)、窗口3(143c)和窗口3(143d)形成集合。可以任意選擇這些寄存器組中形成集合的窗口。形成集合的窗口被串聯起來。在下文中，通過將形成集合的寄存器串聯而形成的路徑被稱作虛路徑(dummy path)。通過將包含於同一集合中的寄存器串聯而預先形成虛路徑，不僅預定數據可以根據配置存儲器11中描述的數據流被發送，而且存儲於未被選作數據流的寄存器中的數據也可以經由虛路徑被發送。
現在將描述包含於窗口寄存器部件14中的每個窗口的詳細結構。圖5示出了根據實施例的窗口的結構示例。圖5示出了包含於窗口寄存器部件中的窗口之一。
窗口1(141a)包含寄存器1412a和用於切換輸入的開關1411a。總計3條信號線被連接到開關1411a的輸入側，共3條信號線被連接到開關1411a的輸入側，所述3條信號線為來自連接到鄰近ALU的窗口151中的寄存器1512的信號線、來自布線與開關12的信號線、以及連接到寄存器1412a輸出側的信號線。彼此連接的寄存器1512和寄存器1412a被包含於同一集合中。
開關1411a根據窗口1(141a)和ALU 13之間連接的狀態來選擇將其自身連接到何處。例如，當窗口1(141a)由選擇器連接到ALU 13並且處於活動狀態時，開關1411a的輸入側連接到布線與開關12。通過如此做法，經由布線與開關12輸入的數據可以被輸出到ALU 13並且被保存於寄存器1412a中。當窗口1(141a)與ALU 13斷開連接並且進入不活動狀態時，開關1411a的輸入側連接到寄存器1412a的輸出側。通過如此做法，在窗口1(141a)處於活動狀態期間最後輸入的數據被保持於窗口1(141a)中。當窗口1(141a)處於不活動狀態時，開關1411a的輸入側可以連接到寄存器1512的輸出側。寄存器1512和寄存器1412a被包含於同一集合中並且相互串聯。當特定條件成立時，諸如當控制調試的調試塊或者定序器給出調試指令時，開關1411a的輸入側連接到寄存器1512的輸出側。通過如此做法，在處於不活動狀態的窗口1(141a)中保持的數據可以被經由虛路徑輸出到外部，其中虛路徑是通過將寄存器1512和寄存器1412a串聯而形成的。
窗口2和窗口3的結構和窗口1(141a)的結構相同。
現將描述具有上述結構的窗口寄存器部件14的操作。
例如，配置數據被預先設置在配置存儲器11中，使得寄存器窗口1將被用於執行應用1並且使得寄存器窗口2將被用於執行應用2。每次預定條件成立時，進行切換並且交替執行應用1和應用2。
首先，執行應用1，並且窗口寄存器部件14中的選擇器144a、144b、144c和144d分別選擇寄存器窗口1(141a)、窗口1(141b)、窗口1(141c)和窗口1(141d)。當執行應用1時，窗口1被以這種方式加入到數據流中，並且進行處理。
如果在應用1正被執行期間切換條件成立，則定序器20將配置存儲器11中的地址指定切換到應用2，並且改變ALU組的配置以執行應用2。這時選擇器144a、144b、144c和144d直接從定序器20或者經由配置存儲器11被給予指令，分別斷開寄存器窗口1(141a)、窗口1(141b)、窗口1(141c)和窗口1(141d)，並且分別將寄存器窗口2(142a)、窗口2(142b)、窗口2(142c)和窗口2(142d)連接到ALU 13a和13b。被斷開的寄存器窗口1(141a)、窗口1(141b)、窗口1(141c)和窗口1(141d)中的每個進入不活動狀態，轉移到輸入自身輸出的鎖存模式，從而保持在執行應用1時最後輸入的數據。
接下來，在正在執行應用2時切換條件成立，從而進行從應用2到應用1的切換。此時，斷開寄存器窗口2(142a)、窗口2(142b)、窗口2(142c)和窗口2(142d)，並且將寄存器窗口1(141a)、窗口1(141b)、窗口1(141c)和窗口1(141d)連接到ALU 13a和13b。這是為從應用1切換到應用2而進行的操作的反過程。進入活動狀態的寄存器窗口1(141a)、窗口1(141b)、窗口1(141c)和窗口1(141d)中的每個再次保持在應用1被執行時最後輸入的數據從而可以在特殊場合需要時使用該數據。寄存器窗口2(142a)、窗口2(142b)、窗口2(142c)和窗口2(142d)中的每個轉移到鎖存模式。這和上面的從應用1到應用2的切換相同。從而，當應用1被再次切換到應用2時，可以使用保持在寄存器窗口2(142a)、窗口2(142b)、窗口2(142c)和窗口2(142d)中的數據。
現在將使用時序圖來說明上述切換操作。圖6是示出了根據實施例的窗口寄存器部件的切換示例的時序圖。在此示例中，周期性地進行應用1(使用寄存器窗口1(141a)、窗口1(141b)、窗口1(141c)和窗口1(141d))和應用2(使用寄存器窗口2(142a)、窗口2(142b)、窗口2(142c)和窗口2(142d))之間的切換。
如上所述，定序器可以在其切換應用(ALU組的狀態)的同時發出切換寄存器的指令。在這種情況下，無需進行臨時保存數據的處理。在圖6中，當開始一個序列塊的處理時，切換寄存器，選擇窗口1(W1)，並且立刻執行應用1。類似地，在開始下一序列塊時，選擇窗口2(W2)並且立刻執行應用2。如上所述，多個數據流隨時間流逝輪流出現從而可以高速執行應用。
在上述示例中，切換是在寄存器窗口1和寄存器窗口2之間進行的。但是，可以使用例如寄存器窗口3。如同上述示例一樣，通過切換寄存器可以容易地對應用進行切換。
在上述示例中，對形成集合的所有寄存器進行切換。但是，取決於應用，對於每個ALU可以產生若干寄存器組，並且可以由寄存器組來控制寄存器切換。對於一個ALU可以產生多個寄存器組。
為了進行例如調試，可以通過使用由將包含於同一集合中的寄存器串聯形成的虛路徑來傳遞數據。該虛路徑不同於基於配置存儲器11的數據流。
在本發明中，置備了用於保持輸入到ALU的數據的多個寄存器，並且根據來自定序器的指令來選擇寄存器。結果，可以根據定序器的操作狀態動態地切換所使用的寄存器。即，根據例如來自定序器用以切換操作狀態的指令，動態地進行從下述切換從在一種操作狀態下被用於數據流的寄存器切換到在該操作狀態被切換之後要使用的寄存器。結果，在前數據流中的數據可以被保持從而可以立刻改變數據流。此外，可以根據ALU來操作寄存器組和選擇器，可以只有數據流上的特定數據路徑被動態改變，而改變之前數據路徑上的數據可以被保持。操作可以通過這種方式被精細控制，而不會對其他功能施加影響。
前述內容僅被視作本發明原理的解釋性說明。此外，由於本領域技術人員可以容易地想出多種修改和改變，所以不要將本發明限定於所示出和描述的確切構造和應用，因此，所有適當的修改和等價物都可以被視為落入權利要求和權利要求的等價物中的本發明範圍內。
權利要求
1.一種具有算術邏輯單元組和定序器的可重配置處理器，其中所述算術邏輯單元組包含多個算術邏輯單元，所述定序器用於控制所述算術邏輯單元組的操作，所述處理器包括寄存器組，所述寄存器組位於所述多個算術邏輯單元的輸入埠與數據被從其輸入到所述多個算術邏輯單元的前級之間，並且每個所述寄存器組包含多個寄存器，用於保持從所述前級輸入到所述多個算術邏輯單元的數據；和選擇器，所述選擇器用於根據來自所述定序器的指令，從所述寄存器組選擇要被連接到所述多個算術邏輯單元的寄存器，並且用於將所述被選擇的寄存器連接到所述多個算術邏輯單元的所述輸入埠。
2.根據權利要求1所述的可重配置處理器，其中根據設置信息要從所述寄存器組選擇的寄存器是預先確定的，在所述設置信息中，描述了用於執行任何應用的所述算術邏輯單元組的狀態；以及所述選擇器根據由所述定序器設置的所述算術邏輯單元組的狀態的切換來選擇所述寄存器。
3.根據權利要求1所述的可重配置處理器，其中被包含在寄存器組中的寄存器與被包含在所有其他寄存器組中並且與被包含在所述寄存器中的所述寄存器同時被選擇的寄存器相關聯，並且與被包含在所述所有其他寄存器組中的所述被選擇的寄存器一起形成集合；以及所有所述選擇器根據來自所述定序器的指令來選擇形成所述集合的所述寄存器。
4.根據權利要求1所述的可重配置處理器，其中被包含在寄存器組中的寄存器與被包含在其他寄存器組中並且與被包含在所述寄存器中的所述寄存器同時被選擇的寄存器相關聯，並且與被包含在所述其他寄存器組中的所述被選擇的寄存器一起形成集合，其中所述其他寄存器組被包含在預定的更大組中；以及與被包含在所述預定的更大組中的所述寄存器組相連接的選擇器根據來自所述定序器的指令來選擇形成所述集合的所述寄存器。
5.根據權利要求1所述的可重配置處理器，其中，被包含在所述寄存器組中的每個寄存器在所述寄存器沒有被選擇器連接到算術邏輯單元的狀態下，選擇來自所述寄存器的輸出作為輸入。
6.根據權利要求1所述的可重配置處理器，其中被包含在寄存器組中的寄存器和被包含在鄰近寄存器組中的預定寄存器相串聯；以及被包含在所述寄存器組中的所述寄存器在所述寄存器被選擇器連接到算術邏輯單元的狀態下，被連接到所述前級，並且在所述寄存器沒有被所述選擇器連接到所述算術邏輯單元的狀態下，與所述鄰近寄存器組串聯。
7.根據權利要求1所述的可重配置處理器，其中，被包含在所述寄存器組中的每個寄存器的長度對應於被輸入到與所述寄存器組相連接的所述多個算術邏輯單元中的每個的數據長度。
8.一種具有算術邏輯單元組和定序器的半導體器件，其中所述算術邏輯單元組包含多個算術邏輯單元，所述定序器用於控制所述算術邏輯單元組的操作，所述算術邏輯單元組的操作狀態由所述定序器重新配置，所述器件包括寄存器組，所述寄存器組位於所述多個算術邏輯單元的輸入埠與數據被從其輸入到所述多個算術邏輯單元的前級之間，並且每個所述寄存器組包含多個寄存器，用於保持從所述前級輸入到所述多個算術邏輯單元的數據；和選擇器，所述選擇器用於根據來自所述定序器的指令，從所述寄存器組選擇要被連接到所述多個算術邏輯單元的寄存器，並且用於將所述被選擇的寄存器連接到所述多個算術邏輯單元的所述輸入埠。
全文摘要
本發明公開了一種精細控制操作而不會對其他功能施加影響的可重配置處理器。寄存器組經由選擇器連接到ALU的輸入埠。在定序器的控制下，輸入到ALU的數據被保持在選擇器所選擇的寄存器中。例如，假定一個寄存器被選擇用於執行應用。為了將此應用切換到下一應用，在應用終止之後，選擇器根據來自定序器的指令將寄存器切換到要被使用的另一寄存器。在這種情況下，在應用正被執行時所輸入的數據繼續留在寄存器中，從而下一應用可以被立刻執行而無需在應用終止之後導出數據。
文檔編號G06F15/00GK1716229SQ200510001829
公開日2006年1月4日 申請日期2005年1月13日 優先權日2004年6月28日
發明者笠間一郎 申請人:富士通株式會社