結構化混合位寬乘法運算方法及裝置的製作方法
2023-06-23 17:52:01
專利名稱：結構化混合位寬乘法運算方法及裝置的製作方法
技術領域：
本發明涉及處理器涉及領域，具體涉及一種實現結構化混合位寬乘法運算的方法及裝置。
背景技術：
乘法器是現代微處理器的關鍵運算部件，單位時間內完成的乘法運算次數是衡量微處理器性能的一個重要指標。不同的運算類型，對乘法器的位寬有不同的需求。在科學計算中，32位和64位是基本的要求，因此在高性能微處理器中一般都設置專門硬體直接支持32位或64位的乘法操作。在多媒體和通信類應用中，大部分運算類型是8位和16位的。 為了提高小位寬數據處理的能力，許多處理器都增加了 SMD指令。SMD指令一次可以對多個數據做同樣的操作，大大提高了小位寬運算的處理能力。SMD在硬體實現上有兩種方式，一種是設置專門的SMD部件，該部件僅能執行SMD操作，如PentumII中的MMX部件； 另一種是對原先的運算部件進行改進，使其既保持原先的運算能力，又具備新的執行SIMD 操作的能力，如Intel XScale 。後一種實現方法，不需要對體系結構進行大的改動，就可使其多媒體數據處理能力提高一倍，因此在DSP等嵌入式微處理器設計中得到了廣泛的應用，如TI公司和AD公司最新的DSP乘法器的設計均採用了這種方法。
為了實現混合位寬乘法運算，現有技術包括兩種方法一種直接的實現方法是設置多個乘法器，該方法的缺點是硬體開銷大；另一種方法是採用流水技術，如Intel XScale , 它的缺點是提高了 CPI，即單拍內完成的指令數。因此，高性能、低功耗微處理器設計迫切需要一種高效的混合位寬乘法器設計技術。而且現在常用的乘法器一般包括布斯解碼、部分積產生、部分積壓縮三部分。布斯解碼首先將乘數進行解碼，產生控制信號控制被乘數產生部分積，然後將部分積送入壓縮陣列相加產生最後的乘積。部分積壓縮陣列一般採用華萊士樹結構，為了縮短連線，在布局時通常將同位權的壓縮模塊放在同一列，最後得到的版圖一般是平行四邊形的形狀，因此在面積上有一定的浪費，當乘法器位寬很大時，面積浪費更為嚴重。為了改善乘法器版圖的面積利用率，需要對乘法器進行新的設計。在全定製乘法器版圖實現時，一種位寬的操作數對應一種部分積壓縮陣列結構，當輸入的位寬改變時， 需要對壓縮陣列進行調整甚至重新設計，版圖的復用率不高。全定製設計可以很好的提高設計性能，但實現的過程是相當耗時的，為了提高乘法器的設計效率，也需要對乘法器的實現算法進行探索。
發明內容
本發明要解決的技術問題是提供一種硬體利用率及面積利用率高、運算速度快、 硬體開銷小、得到版圖規整、結構簡單的結構化混合位寬乘法運算方法及裝置。為了解決上述技術問題，本發明採用的技術方案為
一種結構化混合位寬乘法運算方法，其實施步驟如下
I)輸入乘數、被乘數以及包含運算類型、符號位的運算控制信號；
42)根據所述運算類型對乘數、被乘數進行拆分，根據所述符號位對拆分後的被乘數進行符號位擴展；
3 )將拆分和符號位擴展後的乘數、被乘數分別送入兩個M X N乘法器進行布斯解碼、部分積生成，並對所有MXN乘法器生成的部分積分別進行壓縮；
4)根據所述運算控制信號中的運算類型和符號位生成修正值；
5)將所述步驟3)壓縮得到的所有輸出結果與所述步驟4)得到的修正值進行壓縮得到乘法結果。作為本發明結構化混合位寬乘法運算方法的進一步改進
所述步驟I)中的運算類型包括I個MX 2N乘法運算和2個(M/2) XN乘法運算。所述步驟2)中根據運算類型對乘數、被乘數進行拆分的詳細步驟包括如果運算類型為I個MX 2N乘法運算，則將乘數拆分為高位乘數部分和低位乘數部分,被乘數保持不變；如果運算類型為2個(M/2) XN乘法運算，則將乘數拆分為高位乘數部分和低位乘數部分，並將M位被乘數拆分為均為M/2位的高位被乘數部分和低位被乘數部分。所述步驟2)中根據所述符號位對拆分後的被乘數進行符號位擴展的詳細步驟包括如果所述運算類型為實現I個MX 2N乘法運算，則被乘數保持不變；如果所述運算類型為實現2個(M/2) XN乘法運算，則將高位被乘數部分的低位擴展0，將低位乘數部分做符號擴展。所述步驟3)中將拆分和符號位擴展後的乘數、被乘數分別送入兩個MXN乘法器具體是指如果所述運算類型為實現I個MX 2N乘法運算，則將高位乘數部分和被乘數送入一個MXN乘法器，將低位乘數部分和被乘數送入另一個MXN乘法器；如果所述運算類型為實現2個(M/2) XN乘法運算，則低位擴展O後的高位被乘數部分和被乘數送入一個MXN 乘法器，將符號擴展後的低位乘數部分和被乘數送入另一個MXN乘法器。所述步驟4)中根據所述運算控制信號中的運算類型和符號位生成修正值的詳細步驟包括如果所述運算類型為實現I個MX 2N乘法運算，則生成修正值為O ;如果所述運算類型為實現2個(M/2) XN乘法運算，且所述符號擴展後的低位乘數部分和被乘數的運算結果為負數，則生成修正值的(M/2) +N位為I,其餘位為O。所述步驟3)中對所有MXN乘法器生成的部分積進行壓縮的具體步驟包括首先將所有MXN乘法器生成的部分積按照陣列或者樹形排列，然後將所述排列中每一位上的多個部分積進行壓縮得到以冗餘表示方式的結果。本發明還包括一種結構化混合位寬乘法運算裝置，包括用於根據運算控制信號將輸入的乘數、被乘數進行拆分以及符號位擴展的操作數選擇擴展單元、第一 MXN乘法器、 第二 MXN乘法器、用於修正乘法運算結果中低位乘法符號位的修正單元、用於將修正單元輸出的修正值與乘法運算的結果進行壓縮得到乘法結果的最終乘積運算單元，所述操作數選擇擴展單元分別通過第一 MXN乘法器、第二 MXN乘法器、修正單元與所述最終乘積運算單元相連。作為本發明結構化混合位寬乘法運算裝置的進一步改進
所述第一 MXN乘法器和第二 MXN乘法器為結構相同的乘法器模塊，所述乘法器模塊包括依次串聯的布斯解碼模塊、部分積產生模塊、部分積壓縮模塊，所述布斯解碼模塊的輸入端與操作數選擇擴展單元相連，所述部分積壓縮模塊的輸出端與最終乘積運算單元相連。所述部分積壓縮模塊包括用於存儲所述部分積產生模塊輸出部分積的部分積存儲結構和用於將部分積存儲結構中存儲的部分積壓縮處理的壓縮處理邏輯，所述部分積存儲結構的輸入端與所述部分積產生模塊相連，所述部分積存儲結構的輸出端通過壓縮處理邏輯與所述最終乘積運算單元相連，所述部分積存儲結構為樹形結構或者陣列結構。本發明結構化混合位寬乘法運算方法具有下述優點
I、本發明通過根據運算類型對操作數進行拆分以及符號位擴展、根據運算控制信號中的運算類型和符號位生成修正值，並將MXN乘法器輸出的結果與修正值進行壓縮得到乘法結果，能夠通過同一套硬體實現2個(M/2) XN或I個MX2N兩種位寬的乘法運算，硬體資源的利用率高、硬體開銷小。2、本發明的主體結構是2個MX N乘法器，MX N乘法器的設計複雜性要比與MX 2N 乘法器低許多，本發明能夠通過2個MXN乘法器來構建MX2N乘法器，具有結構簡單、得到版圖規整、面積利用率更高的優點。3、本發明單個MXN乘法器內部可只對部分積進行第一次壓縮，然後將壓縮後的結果輸出繼續進行第二次壓縮，能夠有效提升乘法器的乘法運算速度。本發明結構化混合位寬乘法運算裝置由於具有結構化混合位寬乘法運算方法對應的結構，因此也具有硬體資源的利用率高、運算速度快、硬體開銷小、結構簡單、面積利用率更高的優點；本發明部分積壓縮模塊進一步包括用於存儲所述部分積產生模塊輸出部分積的部分積存儲結構和用於將部分積存儲結構中存儲的部分積壓縮處理的壓縮處理邏輯， 且部分積存儲結構為樹形結構或者陣列結構，得到的版圖更加規整。
圖I為本發明實施例結構化混合位寬乘法運算方法的流程示意圖。圖2是本發明實施例MXN乘法器部分積的壓縮原理示意圖。圖3為本發明實施例結構化混合位寬乘法運算裝置的框架結構示意圖。圖4是本發明實施例實現I個MX2N乘法的流程示意圖。圖5是本發明實施例實現2個(M/2) XN乘法的流程示意圖。圖例說明1、操作數選擇擴展單元；21、第一 MXN乘法器；22、第二 MXN乘法器; 23、布斯解碼模塊；24、部分積產生模塊；25、部分積壓縮模塊；3、修正單元；4、最終乘積運算單元。
具體實施例方式如圖I所示，本實施例結構化混合位寬乘法運算方法的實施步驟如下
1)輸入乘數、被乘數以及包含運算類型、符號位的運算控制信號；
2)根據運算類型對乘數、被乘數進行拆分，根據符號位對拆分後的被乘數進行符號位擴展；
3 )將拆分和符號位擴展後的乘數、被乘數分別送入兩個M X N乘法器進行布斯解碼、部分積生成，並對所有MXN乘法器生成的部分積分別進行壓縮；
4)根據運算控制信號中的運算類型和符號位生成修正值；5)將步驟3)壓縮得到的所有輸出結果與步驟4)得到的修正值進行壓縮得到乘法結
果O本實施例中共包含兩次壓縮過程，第一次壓縮是在步驟3)中完成的，其壓縮對象是部分積；第二次壓縮是在步驟5)中完成的，其壓縮對象是所有第一次壓縮輸出的結果以及步驟4)產生的修正值，其輸出的結果為最終得到的乘法結果。步驟I)中的運算類型包括I個M X 2N乘法運算和2個(M/2) X N乘法運算。步驟2)中根據運算類型對乘數、被乘數進行拆分的詳細步驟包括如果運算類型為I個MX 2N乘法運算，則將乘數拆分為高位乘數部分和低位乘數部分，被乘數保持不變； 如果運算類型為2個(M/2) XN乘法運算，則將乘數拆分為高位乘數部分和低位乘數部分， 並將M位被乘數拆分為均為M/2位的高位被乘數部分和低位被乘數部分。步驟2)中根據符號位對拆分後的被乘數進行符號位擴展的詳細步驟包括如果運算類型為實現I個MX2N 乘法運算，則被乘數保持不變；如果運算類型為實現2個(M/2) XN乘法運算，則將高位被乘數部分的低位擴展0，將低位乘數部分做符號擴展。步驟3)中將拆分和符號位擴展後的乘數、被乘數分別送入兩個MXN乘法器具體是指如果運算類型為實現I個MX 2N乘法運算，則將高位乘數部分和被乘數送入一個 MXN乘法器，將低位乘數部分和被乘數送入另一個MXN乘法器；如果運算類型為實現2個 (M/2) XN乘法運算，則低位擴展O後的高位被乘數部分和被乘數送入一個MXN乘法器，將符號擴展後的低位乘數部分和被乘數送入另一個MXN乘法器。本實施例步驟3)中對所有 MXN乘法器生成的部分積進行壓縮的具體步驟包括首先將所有MXN乘法器生成的部分積按照陣列或者樹形排列，然後將排列中每一位上的多個部分積進行壓縮得到以冗餘表示方式的結果。如圖2所示，21B為拆分後的乘數經過布斯解碼可得到的部分積的控制信號， 由該控制信號可產生部分積陣列21C，在壓縮時採用3-2壓縮或者4-2壓縮的方法將排列中每一位上的多個部分積進行壓縮得到以冗餘表示方式的結果21D。其中S為標識符號的冗餘位，當部分積為正時S=0，當部分積為負時S=l。E為符號擴展位，當被乘數與部分積符號異號時或部分積為-OX被乘數時E=0，當被乘數與部分積同號時或部分積為+OX被乘數時 E=I0由該壓縮陣列形狀可知，可以將兩邊的部分積壓縮模塊在版圖設計時放在一起構成一列，以此來使壓縮陣列更加規整，從而得到的版圖更加規整。此外，部分積按照樹形排列同樣也可以達到使壓縮陣列更加規整、得到的版圖更加規整的技術效果。步驟4)中根據運算控制信號中的運算類型和符號位生成修正值的詳細步驟包括 如果運算類型為實現I個MX 2N乘法運算，則生成修正值為O ;如果運算類型為實現2個 (M/2) XN乘法運算，且符號擴展後的低位乘數部分和被乘數的運算結果為負數，則生成修正值的(M/2) + N位為I，其餘位為O。如圖3所示，本實施例結構化混合位寬乘法運算裝置包括用於根據運算控制信號將輸入的乘數、被乘數進行拆分以及符號位擴展的操作數選擇擴展單元I、第一 MXN乘法器21、第二 MXN乘法器22、用於修正乘法運算結果中低位乘法符號位的修正單元3、用於將修正單元3輸出的修正值與乘法運算的結果進行壓縮得到乘法結果的最終乘積運算單元4，操作數選擇擴展單元I分別通過第一 MXN乘法器21、第二 MXN乘法器22、修正單元 3與最終乘積運算單元4相連。本實施例的第一MXN乘法器21和第二MXN乘法器22為結構相同的乘法器模塊，該乘法器模塊包括依次串聯的布斯解碼模塊23、部分積產生模塊24、部分積壓縮模塊25， 布斯解碼模塊23的輸入端與操作數選擇擴展單元I相連，部分積壓縮模塊25的輸出端與最終乘積運算單元4相連。本實施例的第一次壓縮是由部分積壓縮模塊25在步驟3)中完成的，第二次壓縮是由最終乘積運算單元4在步驟5)中完成的。本實施例中，部分積壓縮模塊25包括用於存儲部分積產生模塊24輸出部分積的部分積存儲結構和用於將部分積存儲結構中存儲的部分積壓縮處理的壓縮處理邏輯，部分積存儲結構的輸入端與部分積產生模塊24相連，部分積存儲結構的輸出端通過壓縮處理邏輯與最終乘積運算單元4相連，部分積存儲結構為樹形結構或者陣列結構。本實施例中，部分積存儲結構為陣列結構，最終乘積運算單元4也為陣列結構。參照圖2，本實施例中部分積存儲結構為陣列結構能夠使壓縮陣列更加規整、得到的版圖更加規整的技術效果；此外，部分積存儲結構為樹形結構同樣也可以達到使壓縮陣列更加規整、得到的版圖更加規整的技術效果。如圖I和圖3所示，運算類型控制信號IOC用於標示當前乘法是I個MX 2N的普通乘法還是2個(M/2) XN的SIMD乘法、同時標示當前乘法是有符號乘法還是無符號乘法; 被乘數IOA和乘數IOB的位寬分別為M和2N。操作數選擇擴展單元I首先將被乘數IOA和乘數IOB進行分拆得到I IAUlBU 1C、IID ;拆分後的被乘數11A、IIC分別與乘數I IB、IID組合送入第一 MXN乘法器21和第二 MXN乘法器22進行布斯解碼、部分積產生和一級部分積壓縮操作。第一 MXN乘法器21和第二 MXN乘法器22共產生兩組壓縮後的結果21A、 22k,同時修正單元3產生一個修正值3A，一併送入最終乘積運算單元4進行繼續壓縮得到乘法結果。操作數選擇模塊根據運算類型控制信號，當執行一個MX2N的普通乘法時，將位寬為2N的乘數IOC分拆為兩個位寬為N的乘數I IB、11D,如果當前是有符號乘法,將分拆後的乘數做符號擴展，否則擴展O ;當執行兩個(M/2) XN的SIMD乘法時，由於硬體復用，被乘數輸入位置仍為一個位寬為M的數,此時要將位寬為M的被乘數分別提取高(M/2)位和低 (M/2)位，高(M/2)被乘數向低位擴展(M/2)位個O形成一個新的位寬為M的被乘數11A， 低(M/2)位被乘數根據當前乘法是否為有符號乘法向高位做符號擴展或O擴展形成新的位寬為M的被乘數11C。如圖4所示，實現I個MX2N乘法(普通乘法)運算過程中，Srcl和Src2分別為位寬為M和2N的被乘數和乘數，這種情況下不需要修正，因此修正單元3輸出的修正值為 O。步驟2)中，乘數Srcl保持不變，2N位的被乘數Src2拆分為均為N位的高位被乘數部分(Src2_H)和低位被乘數部分(Src2_L)。步驟3)中，Srcl與Src2_H—起送入第一 MXN 乘法器21 (高位MXN乘法器)得到高位部分積21A，Srcl與Src2_L送入第二 MXN乘法器 22 (低位MXN乘法器)得到低位部分積22A，如果當前為有符號乘法，低位部分積22A需向高位擴展N位個符號位得到22B，否則22A直接擴展O得到22B，然後22B與高位部分積21A 送入最終乘積運算單元4進行繼續壓縮得到乘法結果4A。如圖5所示，實現2個(M/2) XN乘法(SMD乘法)運算過程中，Srcl為被乘數， Src2為乘數。步驟2)中，乘數Srcl拆分為高位乘數部分(Src 1_H)和低位乘數部分(Src 1_ L)，被乘數Src2拆分為均為M/2位的高位被乘數部分(Src2_H)和低位被乘數部分(Src2_ L);然後Srcl_H向低位擴展0，Src 1_L做符號擴展，向高位擴展符號位或O。步驟3)中，低位擴展O後的Src 1_H與Src2_H —起送入第一 MXN乘法器21 (高位MXN乘法器)，符號擴展後Src 1_L與Src2_L送入第二 MX N乘法器22 (低位MX N乘法器)，第一 MX N乘法器21運算得到高位部分積21A，第二 MXN乘法器22運算得到低位部分積22A。由於SIMD乘法和普通的乘法共用了該乘法器結構，所以低位部分積22A同樣會根據當前是否為有符號乘法做符號位擴展，這樣就會影響高位的SIMD乘法得到正確的結果。當22A為負數時，亦即 Src 1_L與Src2_L符號相反時，需要對該情況修正。此種情況下修正單元3生成的修正值的第(M/2) + N位為1，其餘位為O。如果當前為有符號乘法，低位部分積22A需向高位擴展N位個符號位得到22B，否則22A直接擴展O得到22B，這樣高位部分積21A和擴展後的低位部分積22B以及修正值3A —起送入最終乘積運算單元4完成最後的乘積計算(第二次壓縮)，最終得到兩個(M/2) X N乘法的乘法結果4A。 以上所述僅是本發明的優選實施方式，本發明的保護範圍並不僅局限於上述實施例，凡屬於本發明思路下的技術方案均屬於本發明的保護範圍。應當指出，對於本技術領域的普通技術人員來說，在不脫離本發明原理前提下的若干改進和潤飾，這些改進和潤飾也應視為本發明的保護範圍。
權利要求
1.一種結構化混合位寬乘法運算方法，其特徵在於其實施步驟如下1)輸入乘數、被乘數以及包含運算類型、符號位的運算控制信號；2)根據所述運算類型對乘數、被乘數進行拆分，根據所述符號位對拆分後的被乘數進行符號位擴展；3 )將拆分和符號位擴展後的乘數、被乘數分別送入兩個M X N乘法器進行布斯解碼、部分積生成，並對所有MXN乘法器生成的部分積分別進行壓縮；4)根據所述運算控制信號中的運算類型和符號位生成修正值；5)將所述步驟3)壓縮得到的所有輸出結果與所述步驟4)得到的修正值進行壓縮得到乘法結果。
2.根據權利要求I所述的結構化混合位寬乘法運算方法，其特徵在於所述步驟I)中的運算類型包括I個MX 2N乘法運算和2個(M/2) XN乘法運算。
3.根據權利要求2所述的結構化混合位寬乘法運算方法，其特徵在於，所述步驟2)中根據運算類型對乘數、被乘數進行拆分的詳細步驟包括如果所述運算類型為I個MX 2N乘法運算,則將乘數拆分為高位乘數部分和低位乘數部分,被乘數保持不變；如果所述運算類型為2個(M/2) XN乘法運算，則將乘數拆分為高位乘數部分和低位乘數部分，並將M位被乘數拆分為均為M/2位的高位被乘數部分和低位被乘數部分。
4.根據權利要求3所述的結構化混合位寬乘法運算方法，其特徵在於，所述步驟2)中根據所述符號位對拆分後的被乘數進行符號位擴展的詳細步驟包括如果所述運算類型為實現I個MX 2N乘法運算，則被乘數保持不變；如果所述運算類型為實現2個(M/2) XN乘法運算，則將高位被乘數部分的低位擴展0，將低位乘數部分做符號擴展。
5.根據權利要求4所述的結構化混合位寬乘法運算方法，其特徵在於，所述步驟3)中將拆分和符號位擴展後的乘數、被乘數分別送入兩個MXN乘法器具體是指如果所述運算類型為實現I個MX 2N乘法運算，則將高位乘數部分和被乘數送入一個MXN乘法器，將低位乘數部分和被乘數送入另一個MXN乘法器；如果所述運算類型為實現2個(M/2) XN乘法運算，則低位擴展O後的高位被乘數部分和被乘數送入一個MXN乘法器，將符號擴展後的低位乘數部分和被乘數送入另一個MXN乘法器。
6.根據權利要求5所述的結構化混合位寬乘法運算方法，其特徵在於所述步驟4) 中根據所述運算控制信號中的運算類型和符號位生成修正值的詳細步驟包括如果所述運算類型為實現I個MX 2N乘法運算，則生成修正值為O ;如果所述運算類型為實現2個 (M/2) XN乘法運算，且所述符號擴展後的低位乘數部分和被乘數的運算結果為負數，則生成修正值的(M/2) + N位為I，其餘位為O。
7.根據權利要求I 6中任意一項所述的結構化混合位寬乘法運算方法，其特徵在於，所述步驟3)中對所有MXN乘法器生成的部分積進行壓縮的具體步驟包括首先將所有 MXN乘法器生成的部分積按照陣列或者樹形排列，然後將所述排列中每一位上的多個部分積進行壓縮得到以冗餘表示方式的結果。
8.—種結構化混合位寬乘法運算裝置，其特徵在於包括用於根據運算控制信號將輸入的乘數、被乘數進行拆分以及符號位擴展的操作數選擇擴展單元(I)、第一 MXN乘法器(21)、第二 MXN乘法器(22)、用於修正乘法運算結果中低位乘法符號位的修正單元(3)、用於將修正單元(3)輸出的修正值與乘法運算的結果進行壓縮得到乘法結果的最終乘積運算單元(4)，所述操作數選擇擴展單元(I)分別通過第一 MXN乘法器(21)、第二 MXN乘法器(22)、修正單元(3)與所述最終乘積運算單元(4)相連。
9.根據權利要求8所述的結構化混合位寬乘法運算裝置，其特徵在於所述第一MXN 乘法器(21)和第二 MX N乘法器(22 )為結構相同的乘法器模塊，所述乘法器模塊包括依次串聯的布斯解碼模塊(23)、部分積產生模塊(24)、部分積壓縮模塊(25)，所述布斯解碼模塊(23 )的輸入端與操作數選擇擴展單元(I)相連，所述部分積壓縮模塊(25 )的輸出端與最終乘積運算單元(4)相連。
10.根據權利要求9所述的結構化混合位寬乘法運算裝置，其特徵在於所述部分積壓縮模塊(25)包括用於存儲所述部分積產生模塊(24)輸出部分積的部分積存儲結構和用於將部分積存儲結構中存儲的部分積壓縮處理的壓縮處理邏輯，所述部分積存儲結構的輸入端與所述部分積產生模塊(24)相連，所述部分積存儲結構的輸出端通過壓縮處理邏輯與所述最終乘積運算單元(4)相連，所述部分積存儲結構為樹形結構或者陣列結構。
全文摘要
本發明公開了一種結構化混合位寬乘法運算方法及裝置，方法包括1)輸入乘數、被乘數以及運算控制信號；2)對乘數、被乘數進行拆分和符號位擴展；3)將乘數、被乘數分別送入兩個M×N乘法器進行布斯解碼、部分積生成，並對部分積進行壓縮；4)生成修正值；5)將壓縮得到的輸出結果與修正值進行壓縮得到乘法結果；裝置包括操作數選擇擴展單元、第一M×N乘法器、第二M×N乘法器、修正單元和最終乘積運算單元，操作數選擇擴展單元分別通過第一M×N乘法器、第二M×N乘法器、修正單元與所述最終乘積運算單元相連。本發明具有硬體利用率及面積利用率高、運算速度快、硬體開銷小、得到版圖規整、結構簡單的優點。
文檔編號G06F7/523GK102591615SQ20121001246
公開日2012年7月18日 申請日期2012年1月16日 優先權日2012年1月16日
發明者劉祥遠, 唐濤, 張科勳, 李振濤, 楊唐第, 溫亮, 郭海勇, 郭陽, 陳書明 申請人:中國人民解放軍國防科學技術大學