非平面柵極全包圍器件及其製造方法與流程

2023-06-21 02:58:16 1

技術領域

本發明的實施例涉及半導體器件領域，更具體地，涉及非平面柵極全包圍器件及其製造方法。

背景技術：

集成器件製造商不斷收縮電晶體器件的特徵尺寸，以實現更大的電路密度和更高的性能，對於下一代器件，需要增強電晶體驅動電流，同時減小短溝道效應，例如寄生電容和截止狀態洩漏。增大電晶體驅動電流的一個方式是使用高載流子遷移率半導體材料以形成溝道。溝道中的高載流子遷移率支持較高電晶體驅動電流。載流子遷移率是載流子在外部單位電場下流入半導體材料的速度的測量。半導體基體上的過程感應應力(有時稱為應力)是增大驅動電流的另一個方式。在半導體基體上感應應力增強了載流子遷移率，從而增大了電晶體器件中的驅動電流。

諸如三柵極電晶體的非平面電晶體是半導體工藝中用於控制短溝道效應的最近發展。就三柵極電晶體來說，柵極與溝道區的三個側相鄰。因為柵極結構圍繞三個表面上的鰭狀物，電晶體基本上具有三個柵極，控制通過鰭狀物或溝道區的電流。由於更陡峭的亞閾值電流擺動(SS)和較小的漏極感應勢壘降低(DIBL)，這三個柵極允許鰭狀物中更充分的耗盡，導致較小的短溝道效應。不幸的是，第四個側，溝道的底部遠離柵極電極，因而不受附近的柵極控制。由於電晶體尺寸不斷縮小到亞20-25nm技術節點，在源極與漏極之間的寄生洩漏路徑對於三柵極電晶體成為了問題。

附圖說明

在附圖的圖中示例性而非限制性地示出了本公開內容的實施例，其中：

圖1A至1D示出了根據本發明實施例的具有嵌入式外延層源極區和漏極區的非平面柵極全包圍器件。

圖1E是沒有嵌入式源極區和漏極區的非平面柵極全包圍器件的圖示。

圖2是根據本發明實施例的表示形成非平面柵極全包圍器件的方法中的步驟的流程圖。

圖3A至3M示出了根據本發明實施例的表示形成非平面柵極全包圍器件的方法中的步驟的三維試圖和二維視圖。

圖4示出了根據本發明的一個實現方式的計算設備400。

具體實施方式

本發明是創新的柵極全包圍電晶體及製造方法。在以下說明中，闡述了多個細節以便提供對本發明的透徹理解。但顯然，對於本領域技術人員來說，可以無需這些特定細節來實踐本發明。在其他實例中，沒有詳細說明公知的半導體工藝和製造技術，以避免使得本發明模糊不清。在本說明書通篇中對「實施例」的提及表示結合該實施例說明的特定的特徵、結構、功能或特性包括在本發明的至少一個實施例中。因而，說明書中多處出現的短語「在實施例中」不一定全都指代本發明同一實施例。而且，特定的特徵、結構、功能或特性可以以任意適合的方式組合到一個或多個實施例中。例如，第一實施例可以與第二實施例組合，只要兩個實施例不相互排斥。

本發明的實施例包括非平面柵極全包圍電晶體器件，所述非平面柵極全包圍電晶體器件具有由柵極電介質層和柵極電極完全包圍的溝道納米線。具有完全圍繞溝道納米線的柵極電極增大了柵極控制，由於完全切斷了寄生洩漏路徑而導致改進的短溝道效應。溝道納米線布置在源極與漏極區之間。在本發明的一個或多個實施例中，溝道納米線由未摻雜鍺組成，並且受單軸晶格應力。未摻雜鍺提供了比傳統矽更高的載流子遷移率，單軸晶格應力進一步增強了溝道納米線中的載流子遷移率，從而實現了極高的電晶體器件驅動電流。在本發明的實施例中，通過蝕刻掉與溝道納米線相鄰的鰭狀物的部分，隨後從襯底外延生長半導體材料以形成「嵌入式外延」源極區和漏極區來形成源極區和漏極區。嵌入式外延源極區和嵌入式外延漏極區對溝道納米線提供了額外的力或支撐點，這有助於維持或增強，或者維持和增強溝道納米線中的單軸晶格應力。另外，在本發明的實施例中，柵極全包圍電晶體包括形成於襯底與底部溝道納米線之間的底部柵極隔離層，以使得可以在無需容性耦合到襯底的情況下，完全包圍底部溝道納米線形成柵極電極。本發明的一個或多個實施例可以包括非平面柵極全包圍電晶體器件，其中，具有嵌入式外延源極區和嵌入式外延漏極區或形成於襯底與底部溝道納米線之間的底部柵極隔離層之一或者二者。

圖1A至1D示出了根據本發明實施例的非平面柵極全包圍器件100。圖1A是電介質層101內的器件100的三維俯視/側視圖，圖1B是通過嵌入式外延源極106和漏極107得到的橫截面視圖，圖1C是通過柵極電極118得到的橫截面視圖。圖1D是無電介質層101的器件100的三維俯視/側視圖。器件100包括襯底102，具有頂部表面104。嵌入式外延源極106和漏極107區布置在襯底102的頂部表面104上，溝道納米線110耦合在嵌入式外延源極106和漏極107區之間。嵌入式外延源極106和漏極107區可以統稱為嵌入式外延源極/漏極對。柵極電介質層116形成於每一條溝道納米線110上並完全包圍它，除了在溝道納米線110的端部，在此，溝道納米線110耦合到嵌入式外延源極106和漏極107區。柵極電極118形成於柵極電介質層116上，並完全圍繞每一條溝道納米線110。

在實施例中，襯底102的頂部表面104、嵌入式外延源極106和漏極107區和溝道納米線110分別包括具有一晶格常數的材料。頂部表面104的晶格常數與嵌入式外延源極106和漏極107區和溝道納米線110的晶格常數不同。在一個特定實施例中，嵌入式外延源極106和漏極107區和溝道納米線110的晶格常數大於頂部表面104的晶格常數。在一個此類實施例中，襯底102的頂部表面104是矽鍺，溝道納米線110是未摻雜鍺，嵌入式外延源極106和漏極107區是鍺。在嵌入式外延源極106和漏極107區、溝道納米線110與頂部表面104之間的晶格失配(例如晶格常數失配)導致溝道納米線110與嵌入式外延源極106和漏極107區中的晶格應力。在一個實施例中，溝道納米線110與嵌入式外延源極106和漏極107區在平行於溝道納米線110的長度120的方向上被施加單軸晶格應力，在垂直於溝道納米線110的長度120的方向上受晶格弛豫。在實施例中，在頂部表面104與嵌入式外延源極106和漏極107區之間的晶格常數失配還導致嵌入式外延源極106區和漏極107區對溝道納米線110提供力。這個力可以有助於維持溝道納米線110中的單軸晶格應力。

在實施例中，溝道納米線110可以包括載流子遷移率大於單晶體矽的單晶材料。較高的載流子遷移率允許器件100實現較高的驅動電流和較大的性能。在一個特定實施例中，溝道納米線110是未摻雜鍺(Ge)。沒有摻雜劑使得電荷載流子的散射最小且有助於使得溝道納米線110中的載流子遷移率最大。

在本發明的實施例中，如圖1A和1B所示的，嵌入式外延源極106和漏極107區可以布置在源極/漏極溝道108中，其中襯底102的頂部表面104被凹陷到淺溝槽隔離層105的頂部表面之下。在源極/漏極溝槽108中形成嵌入式外延源極106和漏極107區有助於限制嵌入式外延源極106和漏極107區的生長。但嵌入式源極106和漏極107區不一定形成於溝槽中，可以在襯底102的頂部表面104上，它與隔離區103在同一平面或在其之上。嵌入式外延源極106和漏極107區可以是-刻面，其中，在嵌入式外延源極106和漏極107區的底部的寬度122大於在頂部的寬度124。在這個實施例中，對應於側壁126和128的平面是嵌入式外延源極106和漏極107區的晶格取向。

在實施例中，器件100包括底部柵極隔離物114，所述底部柵極隔離物114布置在襯底102的頂部表面104上且在最底部的溝道納米線115之下。底部柵極隔離物114充當容性隔離勢壘，以防止襯底102的頂部表面104通過柵極電極118寄生耦合。底部柵極隔離物114作為容性隔離勢壘的有效性取決於形成它的材料及其厚度。在一個實施例中，底部柵極隔離物114由任何電介質材料形成(例如，氧化矽、氮化矽、氮氧化矽、低k電介質材料等)，其防止襯底102的頂部表面104通過柵極電極118的寄生耦合。在一個特定實施例中，底部柵極隔離物114由氧化矽層組成。在一個實施例中，底部柵極隔離物的厚度足以隔離襯底102的頂部表面104免於通過柵極電極118的容性耦合。在一個特定實施例中，底部柵極隔離物114在約之間。底部柵極隔離物114使得最底部的溝道納米線115能夠由柵極電極118完全包圍。如果底部柵極隔離物114不存在，則底部溝道納米線115就需要由三柵極或類似的結構控制，以便防止在柵極電極118與襯底102的頂部表面之間的容性耦合，從而避免在「導通」器件時在襯底中形成不期望有的導電溝道。

在本發明的實施例中，襯底102可以包括一個或多個生長在不同的晶體襯底(矽、鍺、砷化鎵、蘭寶石等)頂上的外延單晶半導體層(例如，矽、鍺、矽鍺、砷化鎵、磷化銦、砷化銦鎵、砷化鋁鎵等)。在一個此類實施例中，外延生長的半導體層是一個或多個緩衝層109，具有與不同晶體襯底的晶格常數不同。緩衝層109可以用於分級從不同晶體襯底到頂部表面104的晶格常數。例如，襯底102可以包括在不同晶體矽襯底上外延生長的矽鍺(SiGe)緩衝層109。SiGe緩衝層109的鍺濃度可以從在最底部的緩衝層的30％的鍺增大到在最頂部的緩衝層的70％的鍺，從而逐漸增大晶格常數。

在實施例中，淺溝槽隔離(STI)區103可以布置在襯底102上。STI區103用於減小在彼此相鄰形成的器件100之間的電流洩漏。STI層105可以布置在STI區103中。STI層105可以包括任何公知的電介質材料，例如但不限於，氧化矽、氮化矽、氮氧化矽、低k電介質，及其任何組合。

如圖1B所示的，溝道納米線110形成在襯底102的頂部表面104上並在嵌入式外延源極106區與嵌入式外延漏極107區之間。溝道納米線110可以由任何公知的材料構成，例如但不限於，Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、InP和碳納米管。溝道納米線110可以由任何公知的材料構成，其可以通過施加外電場從絕緣狀態相對地改變為導電狀態。理論上，為了較高的器件性能，在另一個實施例中，溝道納米線110由未摻雜受晶格應力的單晶半導體材料構成，其具有大於單晶矽的載流子遷移率。如前解釋的，溝道納米線110中沒有摻雜劑使得電荷載流子的散射最小，有助於使得載流子遷移率最大，從而增大驅動電流。溝道納米線110中的晶格應力還增強了載流子遷移率並改進了器件性能。典型地，溝道納米線受壓縮應力，用於p型電晶體器件中增強的空穴遷移率，和受拉伸應力，用於n型電晶體器件中增強的電子遷移率。在一個實施例中，溝道納米線110在平行於溝道納米線110的長度120的方向上受單軸晶格應力，但在垂直於溝道納米線110的長度120的方向上受晶格弛豫。在另一個實施例中，溝道納米線110可以是摻雜的單晶半導體材料。例如，納米線110可以由摻雜單晶矽構成。在摻雜溝道納米線110時，典型地在形成NOMS電晶體器件時將溝道納米線110摻雜為p型導電類型，且在形成POMS電晶體器件時將溝道納米線110摻雜為n型導電類型。

如圖1B所示的，溝道納米線110可以與頂部表面104平行地延伸並形成溝道納米線110的垂直陣列。在一個實施例中，在嵌入式外延源極106和漏極107區之間的溝道納米線的數量是3到6條。更大數量的溝道納米線110允許通過器件100的更大的驅動電流。溝道納米線110具有厚度130、寬度132和長度120。在本發明的一個實施例中，厚度130在約5－30nm之間，寬度132在約5－50nm之間，長度120在10－100nm之間。在一個實施例中，溝道納米線110可以是帶狀納米線，其中，溝道納米線的寬度132大於厚度130。在進一步的實施例中，溝道納米線110的橫截面可以是圓形或橢圓形，而不是矩形的。溝道納米線的長度120實質上限定電晶體器件100的柵極長度(Lg)。溝道納米線110的有效柵極「寬度」(Wg)是溝道納米線110的周長。例如，對於具有矩形橫截面的溝道納米線，溝道納米線110的有效柵極「寬度」是溝道納米線110的寬度132的兩倍與厚度130的兩倍的總和。電晶體器件100的有效柵極「寬度」(Wg)是溝道納米線110的周長的總和。

如圖1B所示的，嵌入式外延源極106區和嵌入式外延漏極107區形成於溝道納米線110的相對端部上並耦合到溝道納米線110。嵌入式外延源極106和漏極107區可以由具有晶格常數的任何公知的材料構成。理論上，嵌入式外延源極106和漏極107區由外延生長的單晶半導體構成，例如但不限於，Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在一個實施例中，嵌入式外延源極106和漏極107區由具有不同於襯底102的頂部表面104的晶格常數的單晶半導體材料構成。如前所述的，在嵌入式外延源極106和漏極107區與襯底102的頂部表面104之間的晶格常數失配在嵌入式外延源極106和漏極107區中產生晶格應力，從而改進了電子遷移率和電晶體性能。在一個實施例中，嵌入式外延源極106和漏極107區在平行於長度120的方向上被施加單軸晶格應力，在垂直於長度120的方向上受晶格弛豫。在嵌入式外延源極106和漏極107區與襯底102的頂部表面104之間的晶格常數失配還導致嵌入式外延源極106和漏極107區在溝道納米線110上施加力，這有助於維持溝道納米線110中的晶格應力。在實施例中，嵌入式外延源極106區和嵌入式外延漏極107區由與用於構成溝道納米線110相同的單晶半導體材料構成。

在特定實施例中，嵌入式外延源極106和漏極107區的晶格常數大於襯底102的頂部表面104的晶格常數。在這個實施例中，嵌入式外延源極106區和嵌入式外延漏極107區受壓縮應力，並對溝道納米線110提供壓縮力。在一個特定實施例中，嵌入式外延源極106和漏極107區是外延單晶鍺，襯底102的頂部表面104是外延單晶矽鍺。鍺源極106和漏極107區在溝道納米線110上施加壓縮力。在一個實施例中，半導體襯底102的頂部表面104可以由具有第一晶格常數的半導體材料構成(例如矽鍺)，溝道納米線110由具有大於第一晶格常數的第二晶格常數的第二半導體材料構成(例如鍺)，嵌入式外延源極106和漏極107區可以由具有第三晶格常數的第三半導體材料構成(例如砷化鎵(GaAs))，第三晶格常數大於溝道納米線110的晶格常數(第二晶格常數)，以進一步增強溝道納米線110中的壓縮應力。

在另一個實施例中，嵌入式外延源極106和漏極107區的晶格常數小於襯底102的頂部表面104的晶格常數。在這個實施例中，嵌入式外延源極106和漏極107區受拉伸應力，並對溝道納米線110提供拉伸力。在一個實施例中，半導體襯底102的頂部表面104可以由具有第一晶格常數的單晶半導體材料構成，溝道納米線110由具有小於第一晶格常數的第二晶格常數的第二半導體材料構成，嵌入式外延源極106和漏極107區可以由具有第三晶格常數的第三半導體材料構成，第三晶格常數小於溝道納米線110的晶格常數(第二晶格常數)以進一步增強溝道納米線110中的拉伸應力。

典型地，嵌入式外延源極106和漏極107在構成NMOS電晶體器件時被構成為n型導電類型，且在構成PMOS電晶體器件時被構成為p型導電類型。在本發明的一個實施例中，嵌入式外延源極106和漏極107區具有在1E18個原子/cm3到1E21個原子/cm3之間的摻雜濃度。嵌入式外延源極106和漏極107區可以形成為具有一致的濃度，或者可以包括不同濃度或摻雜分布圖的子區域。在一個實施例中，在將器件100形成為對稱電晶體時，嵌入式外延源極106和漏極107區具有相同的摻雜濃度和分布圖。在另一個實施例中，將器件100形成為非對稱電晶體，且嵌入式外延源極106和嵌入式外延漏極107區的摻雜濃度分布圖可以變化，以便實現本領域中公知的任何特定電氣特性。

將源極106和漏極107區稱為嵌入式外延源極106區和嵌入式外延漏極107區，因為它們形成為如以下將更詳細說明的那樣，通過首先去除鰭狀物的用於產生受應力的溝道納米線110的部分，隨後外延生長源極和漏極對。例如，在一個實施例中，去除用於產生受應力的納米線110的部分鰭狀物，隨後從襯底102的頂部表面104外延生長源極和漏極對。外延沉積的源極和漏極對的晶格從襯底的頂部表面104的晶格繼續。即下層襯底的晶格指定上覆蓋的嵌入式外延源極106和漏極107區的晶格方向和生長。嵌入式外延源極106和漏極107區的使用通過向溝道納米線提供附加力並通過向溝道納米線提供支撐點，以幫助維持由諸如鰭狀物構圖之類的較早製造過程而已經存在的溝道納米線110中的單軸應力來改進器件性能。嵌入式外延源極區和嵌入式外延漏極區受應力，因而進一步向相鄰納米線溝道施加應力。可以通過使用具有與用於形成溝道納米線的半導體材料不同晶格常數的半導體材料來進一步增強溝道納米線中的應力。

另外，儘管半導體器件100理論上包括嵌入式外延源極106和漏極107區以增強溝道納米線110中的應變，但實施例不一定包括嵌入式源極區和嵌入式漏極區。在本發明的一個實施例中，如圖1E所示的，電晶體150可以包括源極156和漏極157區，由用於產生受單軸應力的溝道納米線110的鰭狀物膜疊層形成。例如，源極156和漏極157區可以由用於產生受應力的溝道納米線110的半導體材料160和犧牲材料170(例如分別為鍺和矽鍺)及襯底102的交替層構成。在此情況下，源極156和漏極157區由單晶半導體薄膜的異質疊層構成。如本領域公知的，可以將源極156和漏極157區摻雜為期望的導電類型和程度。另外，如果期望的話，可以通過在源極156區和漏極157區上沉積額外的外延半導體材料(未示出)來形成升高的源極區和漏極區，以增大源極區和漏極區的厚度並降低電流擁擠，從而減小器件的接觸電阻。電晶體150包括柵極隔離物114，用以隔離在最底部的納米線115以下的柵極118免於與襯底102的容性耦合。

如圖1B和1C所示的，柵極電介質層116形成於每一條溝道納米線110上並完全包圍每一條溝道納米線110。柵極電介質層116可以是任何公知的柵極電介質層，例如但不限於，SiO2、SiON和SiN。在一個實施例中，柵極電介質層116是高k柵極電介質層，例如金屬氧化物電介質(例如Ta2O5、TiO2、HfO2、HfSiOx、ZrO2等)。柵極電介質層116也可以是其他類型的高k電介質層，例如但不限於PZT和BST。柵極電介質層也可以是以上電介質材料的任何組合。柵極電介質層116可以形成為約之間的厚度。在特定實施例中，柵極電介質層116是HfO2且形成為約1-6納米之間的厚度。

柵極電極118形成於柵極電介質層116上且完全圍繞每一條溝道納米線110。柵極電極118在垂直於溝道納米線110的長度120的方向上延伸。柵極電極118可以由任何適合的柵極電極材料構成。在一個實施例中，柵極電極118可以是金屬柵極電極，例如但不限於，Ti、TiN、TaN、W、Ru、TiAl及其任意組合。在器件100是NMOS電晶體器件的實施例中，柵極電極118由具有在3.9-4.2eV之間的逸出功的材料構成。在器件PMOS電晶體器件的實施例中，柵極電極118由具有在4.8-5.2eV之間的逸出功的材料構成。在器件100中的溝道納米線110未摻雜或極輕摻雜的實施例中，柵極電極118可以由具有在4.3-4.7eV之間的中能隙逸出功的材料構成。在特定實施例中，柵極電極118是TiAl。

因為柵極電極118和柵極電介質層116完全圍繞每一條溝道納米線110，器件100可以是以完全耗盡方式工作的電晶體，其中，當器件100「導通」時，溝道納米線110完全耗盡，從而提供完全耗盡的電晶體器件的有利電氣特性和性能。當器件100「導通」時，連同在每一條溝道納米線的表面的反型層一起在每一條溝道納米線110中形成耗盡區。反型層具有與嵌入式外延源極106和漏極107區相同的導電類型，在嵌入式外延源極106和漏極107區之間形成導電溝道以允許電流在其之間流動。耗盡區耗盡了來自反型層下面的自由載流子。除了反型層以外，每一條溝道納米線110都耗盡了載流子，因而電晶體可以稱為「完全耗盡」電晶體。完全耗盡電晶體具有高於非完全耗盡的或部分耗盡的電晶體的改進的電氣性能特性。以完全耗盡方式操作電晶體給與電晶體理想的或極為陡峭的亞閾值斜度。極為陡峭的亞閾值斜度導致改進的短溝道效應，例如改進的漏極感應勢壘降低(DIBL)。

圖2是根據本發明實施例的表示製造非平面柵極全包圍器件的方法的流程圖200。圖3A至3M示出了根據本發明實施例的表示製造非平面柵極全包圍器件的方法中的步驟的三維和二維橫截面圖。方法在流程圖200中的步驟202處通過提供具有形成於其上的鰭狀物304的襯底301開始。襯底301是在其上形成非平面柵極全包圍器件的材料。襯底301包含具有晶格常數的頂部表面303。在一個實施例中，襯底301包括具有晶格常數的上單晶層。在一個此類實施例中，襯底301可以包括一個或多個緩衝層311，生長在不同單晶襯底與上單晶層之間。緩衝層311可以用於將晶格常數從不同晶體襯底的晶格常數逐漸改變為上單晶層的晶格常數。緩衝層311可以由外延生長的單晶半導體材料構成，例如但不限於，Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在其上形成緩衝層311的不同晶體襯底可以是具有晶格常數的任何單晶材料(例如，矽、鍺、砷化鎵、蘭寶石等)。在一個特定實施例中，襯底301可以包括外延生長在不同單晶矽襯底上的矽鍺(SiGe)緩衝層。SiGe緩衝層的鍺濃度可以從用於最底部的緩衝層的30％的鍺增大到用於最頂部的緩衝層的弛豫的70％的鍺。

在實施例中，鰭狀物304形成為具有半導體材料308和犧牲材料310的交替層。半導體材料308的層隨後形成於溝道納米線343中。犧牲材料310的層通過與半導體材料308的層晶格常數失配而引起在半導體材料308的層上的晶格應力。在一個實施例中，半導體材料308的層與犧牲材料310的層可以由具有晶格常數的任何公知的材料構成。理論上，半導體材料308的層與犧牲材料310的層由單晶半導體材料構成，例如但不限於，Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在一個實施例中，半導體材料308的層具有與犧牲材料310的層和襯底301的頂部表面303的晶格常數不同的晶格常數。作為在頂部表面303、半導體材料308的層和犧牲材料310的層之間晶格失配的結果，鰭狀物304受晶格應力。在一個特定實施例中，半導體材料308的層的晶格常數大於犧牲材料310的層與頂部表面303的晶格常數。例如，半導體材料308的層可以是未摻雜的鍺，頂部表面303可以是具有70％鍺濃度的矽鍺，犧牲材料310的層可以是具有70％鍺濃度的矽鍺。對於這個實施例，在材料之間的晶格失配導致半導體材料308的層在鰭狀物304中受壓縮晶格應力。在另一個實施例中，半導體材料308的層的晶格常數小於犧牲材料310的層與頂部表面303的晶格常數。例如，半導體材料308的層可以是矽，頂部表面303可以矽鍺，犧牲材料310的層可以是矽鍺。對於這個實施例，在材料之間的晶格常數導致半導體材料308的層在鰭狀物304中受拉伸晶格應力。由於犧牲材料層310和半導體材料層308以不同的晶格常數交替，半導體材料層由下面的犧牲材料層310施加雙軸應力。

可以使用傳統外延化學氣相沉積法通過首先在襯底301的頂部表面303上均厚沉積半導體材料308與犧牲材料310的交替層來形成鰭狀物304。接下來，使用傳統光刻和蝕刻法形成半導體材料308和犧牲材料310的覆蓋層的圖案來限定鰭狀物304。在本發明的一個實施例中，同樣蝕刻襯底301以使得鰭狀物304的底部包括襯底部309，如圖3A所示的。以此方式，鰭狀物的襯底部309充當鰭狀物304的犧牲材料310的底部。在一個實施例中，使得鰭狀物304的襯底部309比犧牲材料層310後，以便在襯底與最底部的溝道納米線之間提供額外的空間，以使得底部柵極隔離膜與柵極電極、柵極電介質可以形成在襯底與底部溝道納米線之間。在一個實施例中，在形成圖案過程中，也可以形成襯底301的圖案以構成與鰭狀物304和STI(淺溝槽隔離)區315連續的襯底區312。STI區315用於減小在彼此相鄰形成的非平面柵極全包圍器件之間的電流洩漏。在一個實施例中，與鰭狀物304連續的至少部分襯底區312可以包括襯底301的緩衝層311。在一個實施例中，以STI電介質層305填充STI區315。STI電介質層305可以是任何公知的電介質層，例如但不限於，氧化矽、氮化矽、氮氧化矽、的k電介質及其任何組合。使用傳統化學氣相沉積法通過首先在襯底301上和鰭狀物304上均厚沉積STI電介質層305來形成STI電介質層305。STI電介質層305最初沉積為大於鰭狀物304與襯底區312的組合厚度的厚度。接下來，使用傳統化學機械平面化方法使STI電介質層305平面化。隨後使用傳統蝕刻法使STI電介質層305凹陷，以暴露出鰭狀物304，如圖3A所示的。在一個實施例中，使得STI電介質凹陷到低於襯底301的頂部表面303，以使得鰭狀物304的底部由襯底301構成，如圖3A所示的。以此方式，鰭狀物304包括襯底部309，其充當鰭狀物304的底部犧牲材料310。在一個實施例中，鰭狀物304的襯底部309比上面的犧牲材料層310厚，以便在襯底與最底部的溝道納米線之間提供額外的空間，以使得可以在襯底與底部溝道納米線之間形成底部柵極隔離膜和柵極電極/柵極電介質。或者，可以在頂部表面303與最底部的半導體材料層308之間形成不同的犧牲層。

鰭狀物304具有側壁302和306、鰭狀物高度316、鰭狀物寬度318和鰭狀物長度320。在鰭狀物304的形成中，側壁302和306是無約束的平面，其允許鰭狀物304在垂直於鰭狀物長度320的方向上晶格弛豫。即將上述的受雙軸應力層減小到在鰭狀物形成時的基本上受單軸應力層。在一個事實力中，鰭狀物304在平行於鰭狀物長度320的方向上受單軸晶格應力，在垂直於鰭狀物長度320的方向上受晶格弛豫。在一個實施例中，鰭狀物304形成為具有小於30nm，理想地小於25nm的鰭狀物寬度318。在一個實施例中，鰭狀物高度316小於開始出現集成問題的高度，例如鰭狀物傾倒，鰭狀物剖面變形、和鰭狀物臨界尺寸中較差的均勻性。在特定實施例中，鰭狀物高度316在30-75nm之間。

半導體材料308的層和犧牲材料310的層的厚度影響溝道納米線343的電氣特性和器件100的集成與性能。在一個實施例中，半導體材料308的層的厚度足以避免形成具有過多表面散射及因此的高溝道電阻和低載流子遷移率的溝道納米線343。半導體材料308的層還足夠薄以形成允許器件100以完全耗盡方式工作的溝道納米線343。犧牲材料310的層的厚度影響在溝道納米線343之間隨後的間隔，因而影響完全包圍每一條溝道納米線343形成柵極電介質層350與柵極電極352的能力。在實施例中，犧牲材料310的層足夠厚，以使得柵極電介質層350隨後可以完全包圍溝道納米線343形成，柵極電極352可以在柵極電介質層350上形成，以完全圍繞溝道納米線343。半導體材料308的層與犧牲材料310的層的厚度還影響鰭狀物高度316。在一個實施例中，半導體材料308的層與犧牲材料310的層足夠薄，以實現鰭狀物高度316小於開始出現集成問題的高度。在特定實施例中，半導體材料308的層形成為約5-50nm之間的厚度，且犧牲材料310的層形成為約5-30nm之間的厚度。

半導體材料308和犧牲材料310的交替層的總數影響器件的鰭狀物高度316和驅動電流容量。半導體材料308的層數對應於隨後形成的溝道納米線343的數量。較大數量的溝道納米線343允許較大的器件100的驅動電流容量。但半導體材料308和犧牲材料310過多的層導致無法集成的鰭狀物高度316。在實施例中，層308和310的數量足夠低，以實現可集成的鰭狀物高度316。在特定實施例中，鰭狀物304具有約3-6層的半導體材料308和3-6層的犧牲材料310。

參考流程圖200中的步驟204及相應的圖3B和3C，在鰭狀物304的溝道區328上方形成犧牲柵極電極352。犧牲柵極電極352限定電晶體器件的溝道區。通過在鰭狀物304上首先均厚沉積犧牲柵極電介質層322來形成犧牲柵極電極352。犧牲柵極電介質層322沉積在鰭狀物304的頂上和側壁上。犧牲柵極電介質層322可以沉積為約之間的厚度。如圖3B所示的，隨後在犧牲柵極電介質層322和鰭狀物304上均厚沉積犧牲柵極層324。犧牲柵極層324沉積為超過鰭狀物厚度316的厚度。可以使用傳統化學機械平面化方法使犧牲柵極層324平面化。接下來，如圖3C所示的，通過使用傳統光刻和蝕刻方法形成犧牲柵極層324的圖案來形成犧牲柵極326。犧牲柵極電極326形成於鰭狀物304的溝道區328上，具有大於鰭狀物高度316的厚度329。犧牲柵極電極326隨後用於在去除鰭狀物304的犧牲部分332期間保護鰭狀物304的溝道區328。

在形成犧牲柵極電極的圖案期間，在犧牲柵極電極352的相對側上暴露出鰭狀物304的犧牲部分332上的犧牲柵極電介質層322。犧牲柵極電介質層322在犧牲柵極電極326的圖案形成和形成過程中充當蝕刻停止層，從而使鰭狀物304免於受損。在一個實施例中，犧牲柵極電介質層322和犧牲柵極層324由具有足夠不同的蝕刻選擇性的材料構成，其中，犧牲柵極電介質層322可以充當用於蝕刻犧牲柵極層324的蝕刻停止層。在一個特定實施例中，犧牲柵極電介質層322是電介質層(例如氧化矽、氮化矽、和氮氧化矽)，犧牲柵極層324由半導體材料構成(例如多晶矽)。可以使用傳統化學氣相沉積法來沉積犧牲柵極電介質層322和犧牲柵極層324。接下來，使用傳統溼法蝕刻工藝從鰭狀物304的犧牲部分322的頂上和側壁302、306去除犧牲柵極電介質層322，以暴露出鰭狀物304的犧牲部分322。在犧牲柵極電介質層322是氧化矽層的實施例中，使用稀釋HF溼法蝕刻來去除犧牲柵極電介質層322。

參考流程圖200的步驟206及相應地圖3C，在犧牲柵極電極326的相對側壁334上形成一對側壁間隔物330。可以使用本領域中已知的形成選擇性間隔物的傳統方法形成側壁間隔物330對。在一個實施例中，首先在包括鰭狀物304和犧牲柵極電極326的全部結構上均厚沉積保形電介質間隔物層，例如但不限於，氧化矽、氮化矽、氮氧化矽及其組合。保形方式沉積電介質間隔物層，以使得它在諸如側壁302、306、334的垂直表面和諸如犧牲柵極電極326的頂部的水平表面上形成為基本上相等的厚度。可以使用諸如低壓化學氣相沉積(LPCVD)和等離子體增強化學氣相沉積(PECVD)的傳統化學氣相沉積法沉積電介質間隔物層。在一個實施例中，將電介質間隔物層沉積為約2-10納米之間的厚度。接下來，使用諸如活性離子蝕刻(RIE)的傳統各向異性蝕刻法在電介質間隔物層上執行無圖案形成的各向異性蝕刻。在各向異性蝕刻過程中，從水平表面去除了大多數電介質間隔物層，在垂直表面上留下電介質間隔物層，例如犧牲柵極電極326的側壁334和鰭狀物304的側壁302、306。因為犧牲柵極電極306的厚度329大於鰭狀物高度316，各向異性蝕刻後剩餘的電介質間隔物層在犧牲柵極電極326的側壁334上的厚度大於在鰭狀物304的側壁302、306上的。這個厚度差允許側壁間隔物330在犧牲柵極電極326的側壁334上的選擇性形成。接下來，執行無圖案形成的各向異性蝕刻，以從鰭狀物304的側壁302、306去除剩餘電介質間隔物層，在犧牲柵極電極326的相對側壁334上留下一對側壁間隔物330。在一個實施例中，各向異性蝕刻是溼法蝕刻過程。在電介質間隔物層是氮化矽或氧化矽的一個特定實施例中，各向異性蝕刻使用分別包括磷酸(H3PO4)或緩衝氧化物蝕刻(BOE)的液體蝕刻劑溶液。在可替換的實施例中，各向異性蝕刻是幹法蝕刻過程。在一個此類實施例中，在下遊的等離子體反應器中採用NF3用以各向異性蝕刻電介質間隔物層。

參考流程圖200中的步驟208及相應的圖3D，去除鰭狀物304的犧牲部分332，以暴露出襯底301的源極/漏極區334。可以使用諸如溼法蝕刻或等離子體幹法蝕刻的傳統蝕刻方法去除鰭狀物304的犧牲部分332。在鰭狀物304包括鍺308和矽鍺310的交替層的實施例中，諸如氫氧化銨(NH4OH)或氫氧化四甲銨(TMAH)溶液的液體蝕刻劑用於選擇性蝕刻掉鰭狀物304的犧牲部分332。由犧牲柵極326和側壁間隔物330對保護鰭狀物304的溝道區328免於蝕刻。在一個實施例中，在去除鰭狀物304的犧牲部分332的過程中使襯底301的頂部表面303凹陷，以形成源極/漏極溝槽336。源極/漏極溝槽336用於容納隨後的嵌入式外延源極338和漏極339區的生長。在一個實施例中，源極/漏極溝槽336形成為20至40nm之間的深度。或者，去除鰭狀物304的犧牲部分332，以使得襯底301的頂部表面303在STI電介質層305上方或與之在同一平面。

參考流程圖200的步驟210及相應的圖3E，嵌入式外延源極338區和嵌入式外延漏極339區形成於襯底301的源極/漏極區334上。在一個實施例中，嵌入式外延源極338和漏極339區使用傳統外延沉積方法來形成，例如低壓化學氣相沉積、氣相外延和分子束外延。在一個實施例中，嵌入式外延源極338和漏極339區形成於源極/漏極溝槽336中。嵌入式外延源極338和漏極339區與鰭狀物304的溝道區328耦合，上升到STI電介質層305的頂部表面以上。嵌入式外延源極338和漏極339區可以由具有晶格常數的任何公知的材料構成。理論上，嵌入式外延源極338和漏極339區由單晶半導體材料構成，例如但不限於，Si、Ge、SiGe、GeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在實施例中，嵌入式外延源極338和漏極339區由與襯底301的頂部表面303具有不同晶格常數的單晶半導體材料構成。在特定實施例中，嵌入式外延源極338區和嵌入式外延漏極339區具有比襯底301的頂部表面303的晶格常數大的晶格常數。

在特定實施例中，嵌入式外延源極338和漏極339區由鍺構成，襯底301的頂部表面303是矽鍺。在本發明的一個實施例中，嵌入式外延源極338和漏極339區由與用於構成電晶體的溝道納米線的相同的半導體材料(例如Ge)構成。在本發明的一個實施例中，嵌入式外延源極338和漏極339區由具有晶格常數的材料(例如，GaAs)構成，其晶格常數大於襯底301的頂部表面303的半導體材料(例如(SiGe)的晶格常數，並且大於用於構成溝道納米線的半導體材料(例如Ge)308的晶格常數，以便進一步增強溝道納米線中的單軸壓縮晶格應力。

在另一個特定實施例中，嵌入式外延源極338區和嵌入式外延漏極339區由矽構成，襯底301的頂部表面303是矽鍺。在本發明的一個實施例中，嵌入式外延源極338和漏極339區由與用於構成電晶體的溝道納米線的相同的半導體材料(例如Si)構成。在本發明的一個實施例中，嵌入式外延源極338和漏極339區由具有晶格常數的材料(例如碳化矽或碳摻雜矽)構成，其晶格常數小於襯底301的頂部表面303的半導體材料(例如SiGe)的晶格常數，並且小於用於構成溝道納米線的半導體材料(例如Si)308的晶格常數，以便進一步增強溝道納米線中的單軸拉伸晶格應力。

在嵌入式外延源極338和嵌入式外延漏極339區與襯底301的頂部表面303之間的晶格常數失配產生晶格應力，其中，嵌入式外延源極338和嵌入式外延漏極339區在平行於鰭狀物304的長度320方向上受單軸晶格應力。嵌入式外延源極338和漏極339區在垂直於鰭狀物304的長度329方向上晶格弛豫，因為對應於側壁335和337的平面在形成嵌入式外延源極338和漏極339區的過程中無約束。晶格常數失配還導致嵌入式外延源極338和漏極339區在鰭狀物304的溝道區328上施加力。因為鰭狀物304的溝道區328中的半導體材料308的層隨後會變為溝道納米線，嵌入式外延源極338和漏極339區隨後將在溝道納米線343上施加力，這有助於維持溝道納米線343中的晶格應力。在一個實施例中，嵌入式外延源極338和漏極339區的晶格常數大於301襯底的頂部表面303。在這個實施例中，嵌入式外延源極338和漏極339區受壓縮應力，並對溝道納米線343提供壓縮力。在另一個實施例中，嵌入式外延源極338和漏極339區的晶格常數小於301襯底的頂部表面303。在這個實施例中，嵌入式外延源極338和嵌入式外延漏極339區受拉伸應力，並對溝道納米線343提供拉伸力。

總之，在實施例中，在對納米線形成層與居間犧牲層的疊層的鰭狀物構圖期間，沿納米線形成層的溝道區形成初始單軸應力。隨後通過蝕刻掉鰭狀物的外側部分，並隨後在其位置形成外延源極區和漏極區，來形成嵌入式外延源極區和嵌入式外延漏極區。在一個此類實施例中，從鰭狀物下面的襯底的晶體表面生長嵌入式外延源極區和嵌入式外延漏極區。在去除的外側部分與交替的不同成分的納米線形成層和居間犧牲層異質的情況下，通過外延生長以嵌入式源極區和漏極區的替換以成分同質的區域取代異質的部分。因而，將新晶格失配增加到蝕刻的鰭狀物的任一側上。嵌入式外延源極區和嵌入式外延漏極區於是進一步增強已經存在於納米線形成層中的單軸應力。而且，在隨後去除居間犧牲層時，嵌入式外延源極區和嵌入式外延漏極區起作用以固定隨後形成的分離的納米線。由於從下層襯底外延生長嵌入式外延源極區和嵌入式外延漏極區，固定對於在鰭狀物構圖過程中維持沿納米線形成層的溝道區形成的初始單軸應力是有效的。因而，嵌入式外延源極區和嵌入式外延漏極區都維持並增強最終形成的納米線溝道部分的單軸應力。注意，以上以同質層取代異質層可以通過使用與納米線形成層相同的材料來執行。但在另一個實施例中，為了進一步增強單軸應力，可以外延生長與用於異質疊層的任何材料都不同的材料以形成嵌入式外延源極區和嵌入式外延漏極區。例如，在一個實施例中，由晶格常數大於異質鰭狀物中任何材料的材料形成嵌入式外延源極區和嵌入式外延漏極區。在該實施例中，在最終形成的納米線溝道部分中進一步增強單軸壓縮應力。在另一個實施例中，由晶格常數小於異質鰭狀物中任何材料的材料形成嵌入式外延源極區和嵌入式外延漏極區。在該實施例中，在最終形成的納米線溝道部分中進一步增強單軸拉伸應力。

在實施例中，襯底301的源極/漏極區334的頂部表面303是具有取向的單晶材料，其充當嵌入式外延源極338和漏極339區的外延生長的種子層。嵌入式外延源極338和漏極339區因而在取向上生長。在嵌入式外延源極338和漏極339區的形成過程中，對應於側壁335和337的平面可以以更有利的速率生長，導致嵌入式外延源極338和漏極339區是-刻面的。

應當意識到，如圖3D和3D所示的，儘管期望通過蝕刻掉鰭狀物304的犧牲部分332，隨後外延生長以形成源極區和漏極區，來形成嵌入式外延源極338和漏極339區，以便增強溝道納米線的應力，但不必如此。在可替換的實施例中，不蝕刻掉鰭狀物304的犧牲部分332，並保留以形成器件的源極區和漏極區，例如圖1E中所示的。此時，可以藉助諸如離子注入的公知技術摻雜鰭狀物304的犧牲部分332，以形成期望導電類型和濃度級別的源極區和漏極區。另外，如果期望的話，可以在鰭狀物304的犧牲部分334的頂部上和側壁上生長外延半導體膜，用以形成升高的源極區和漏極區，從而減小電流擁擠。

接下來，參考圖3F，將夾層電介質(ILD)層340均厚沉積在所有結構上，包括升高的源極338和漏極339區、犧牲柵極電極326和側壁間隔物334對。可以使用傳統化學氣相沉積法(例如等離子體增強化學氣相沉積和低壓化學氣相沉積)來沉積覆蓋ILD層340。在一個實施例中，ILD層340由任何公知的電介質材料構成，例如但不限於，未摻雜的氧化矽、摻雜的氧化矽(例如BPSG、PSG)、氮化矽和氮氧化矽。隨後使用傳統化學機械平面化方法拋光ILD層340，以暴露出犧牲柵極電極326的頂部和側壁間隔物334對的頂部。

參考流程圖200中的步驟212及相應的圖3G和3H，去除犧牲柵極電極326，以暴露出鰭狀物304的溝道區328。圖3H是圖3H的二維對應橫截面視圖。ILD層340在去除犧牲柵極電極326的過程中保護嵌入式外延源極338和漏極339區。可以使用諸如等離子體幹法蝕刻或溼法蝕刻的傳統蝕刻方法去除犧牲柵極電極326。在犧牲柵極電極326是多晶矽，ILD層340是氧化矽的實施例中，諸如TMAH溶液的液體蝕刻劑可以用於選擇性去除犧牲柵極電極326。在鰭狀物304的溝道區328上的犧牲柵極電介質層322充當蝕刻停止層，在去除犧牲柵極電極326的過程中保護鰭狀物304的溝道區328。接下來，使用傳統蝕刻方法去除犧牲柵極電介質層322，以在流程圖200中的步驟214之前暴露出鰭狀物304的溝道區328。在犧牲柵極電介質層322是氧化矽的實施例中，稀釋的HF溼法蝕刻可以用於去除犧牲柵極電介質層322。

參考流程圖200中的步驟214及相應的圖3I，在鰭狀物304的溝道區328中的半導體材料308的層之間去除犧牲材料310的層，以形成溝道納米線343。犧牲材料310的層可以使用任何公知的蝕刻劑來去除，其對於半導體材料308的層具有選擇性，在此，蝕刻劑以明顯高於半導體材料308的層的速度蝕刻犧牲材料310的層。在一個實施例中，蝕刻劑選擇性地蝕刻半導體材料308的層，同時不蝕刻犧牲材料310的層。在半導體材料308的層是鍺，犧牲材料310的層是矽鍺的實施例中，犧牲材料310的層可以使用液體蝕刻劑來選擇性去除，包括但不限於，氫氧化銨(NH4OH)、氫氧化四甲銨(TMAH)、乙二胺鄰苯二酚(EDP)、或氫氧化鉀(KOH)溶液。在半導體材料308的層是矽，犧牲材料310的層是矽鍺的實施例中，犧牲材料310的層可以使用液體蝕刻劑來選擇性去除，包括但不限於，羧酸/硝酸/HF水溶液和檸檬酸/硝酸/HF水溶液。犧牲材料310的層的去除在半導體材料308的層之間留下空隙342。在半導體材料308的層之間的空隙342具有約5－30nm之間的厚度。剩餘的半導體材料308的層形成溝道納米線343的垂直陳列，其耦合到嵌入式外延源極338和漏極339區。形成的溝道納米線343具有約5-50nm之間的厚度。溝道納米線343平行於表面303延伸且彼此對準，以形成單列的溝道納米線343，其中，最底部的溝道納米線344位於列的最底部。

在實施例中，如圖3I所示的，去除在嵌入式外延源極區和嵌入式外延漏極區之間的所有犧牲材料310，包括在側壁間隔物330之下的部分。蝕刻間隔物之下的部分簡化了製造，因為犧牲材料310的去除可以基於蝕刻相對於犧牲材料與嵌入式外延源極區和嵌入式外延漏極區的選擇性，實現了將過蝕刻用於去除犧牲材料。但間隔物330之下的犧牲材料310的去除可以導致在最頂部的溝道納米線343之上的間隔物330之間形成的略大的開口。這可以導致與最頂部的溝道納米線之上的柵極長度相比，隨後形成的柵極電極在溝道納米線之間具有略大的柵極長度。在一個實施例中，利用定時蝕刻，以使得犧牲材料310與嵌入式外延源極區和嵌入式外延漏極區相鄰的部分在蝕刻犧牲材料310以形成溝道納米線343之後，保留在間隔物330之下。以此方式，隨後形成的柵極電極可以相鄰於溝道納米線的所有表面而具有相同的柵極長度。

參考流程圖200中的步驟216及相應的圖3J和3K，在襯底301的頂部表面303之上和最底部的溝道納米線343下方形成底部柵極隔離物348。通過首先在溝道納米線343周圍及上面均厚沉積電介質層346來形成底部柵極隔離物348，如圖3J所示的。電介質層346完全填充在溝道納米線343之間的空隙342，包括在最底部的溝道納米線344與襯底301的頂部表面303之間區域。電介質層346還形成於ILD層340的頂部表面上。在一個實施例中，電介質層346由任何公知的電介質材料構成，例如但不限於，氧化矽、氮化矽、和氮氧化矽。在一個特定實施例中，電介質層346由氧化矽構成。理論上，電介質層346使用高保形沉積方法來形成，例如低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)或旋塗電介質工藝，以確保完全填充在溝道納米線343之間空隙342。接下來，如圖3K所示的，使用傳統各向同性電介質蝕刻方法使電介質層346從頂部向下凹陷。在電介質層346是氧化矽的特定實施例中，將定時HF溼法蝕刻法用於使電介質層346凹陷。在電介質層346的凹陷過程中，去除了大部分電介質層346，留下在襯底301的頂部表面303上和最底部的溝道納米線344下的薄層，其構成底部柵極隔離物348。底部柵極隔離物348的厚度取決於使電介質層346凹陷的時間長度。在實施例中，執行凹陷足夠長的時間，以使得底部柵極隔離物厚度達到足以將襯底301的頂部表面303與通過柵極電極352的容性耦合隔離的厚度。在實施例中，執行凹陷足夠長的時間，以使得底部柵極隔離物厚度達到足夠薄，從而使得在最底部的溝道納米線344與底部柵極隔離物348之間的空隙足夠大，以便完全包圍最底部的溝道納米線形成柵極電介質層350且圍繞最底部的溝道納米線344形成柵極電極352。在實施例中，所形成的底部柵極隔離物348的厚度足夠厚，以將襯底301的頂部表面303與通過柵極電極352的容性耦合隔離，且所述厚度足夠薄，以便柵極電介質層350和柵極電極352圍繞最底部的溝道納米線344。在特定實施例中，底部柵極隔離物348的厚度在約之間。

參考流程圖200中的步驟218及相應的圖3L和3M，圍繞每一條溝道納米線343形成柵極電介質層350，並且柵極電極352形成在柵極電介質層350上並圍繞每一條溝道納米線343。圖3M是圖3L的相應三維橫截面視圖。柵極電介質層350可以由如前所述的任何公知的柵極電介質材料構成。使用諸如原子層沉積(ALD)的高保形沉積工藝形成柵極電介質層350，以便確保柵極電介質層的形成圍繞每一條溝道納米線343具有一致的厚度。在一個特定實施例中，柵極電介質層是HfO2，沉積為1-6納米之間的厚度。均厚沉積柵極電介質層350，其還形成於ILD層340的頂部表面上。接下來，在柵極電介質層350上均厚沉積柵極電極材料，以形成柵極電極352。柵極電極352可以由如前所述的任何公知的柵極電極材料構成。使用諸如原子層沉積(ALD)的保形沉積工藝沉積柵極電極材料，以確保柵極電極352形成於柵極電介質層350上，在每一條溝道納米線343周圍和之間。隨後化學機械平面化沉積在ILD層340的頂上的覆層柵極電極材料和柵極電介質層350，直至暴露出ILD層340的頂部表面，如圖3L和3M所示的。根據本發明的實施例，使用流程圖200中所述方法形成的合成器件300是非平面柵極全包圍器件。

圖4示出了根據本發明的一個實現方式的計算設備400。計算設備400容納板402。板402可以包括多個組件，包括但不限於，處理器404和至少一個通信晶片406。處理器404物理且電耦合到板402。在一些實現方式中，至少一個通信晶片406也物理且電耦合到板402。在進一步的實現方式中，通信晶片406是處理器404的部分。

取決於其應用，計算設備400可以包括其他組件，其會或不會物理且電耦合到板402。這些其他組件包括但不限於，易失性存儲器(例如，DRAM)、非易失性存儲器(例如ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)設備、指南針、加速度計、陀螺儀、揚聲器、相機和大容量儲存設備(例如，硬碟驅動器、光碟(CD)、數字多用途盤(DVD)等等)。

通信晶片406實現了無線通信，用於往來於計算設備400傳送數據。術語「無線」及其派生詞可以用於描述可以通過非固態介質藉助使用調製電磁輻射傳送數據的電路、設備、系統、方法、技術、通信信道等。該術語並非暗示相關設備不包含任何導線，儘管在一些實施例中它們可以不包含。通信晶片406可以實施多個無線標準或協議中的任意一個，包括但不限於，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其派生物，以及被指定為3G、4G、5G及之後的任何其他無線協議。計算設備400可以包括多個通信晶片406。例如，第一通信晶片406可以專用於近距離無線通信，例如Wi-Fi和藍牙，第二通信晶片406可以專用於遠距離無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

計算設備400的處理器404包括封裝在處理器404內的集成電路晶片。在本發明的一些實現方式中，處理器的集成電路晶片包括諸如根據本發明的實現方式形成的非平面柵極全包圍電晶體器件的一個或多個器件。術語「處理器」可以指代任何設備或設備的部分，其處理來自寄存器和/或存儲器的電子數據，將該電子數據轉變為可以存儲在寄存器和/或存儲器中的其他電子數據。

通信晶片406也包括封裝在通信晶片406內的集成電路晶片。根據本發明的另一個實現方式，通信晶片的集成電路晶片包括諸如根據本發明的實現方式形成的非平面柵極全包圍電晶體器件的一個或多個器件。

在進一步的實現方式中，容納在計算設備400內的另一個組件可以包含集成電路晶片，其包括諸如根據本發明的實現方式形成的非平面柵極全包圍電晶體器件的一個或多個器件。

在多個實現方式中，計算設備400可以是膝上型電腦、上網本電腦、筆記本電腦、超級本電腦、智慧型電話、平板電腦、個人數字助理(PDA)、超移動PC、行動電話、臺式計算機、伺服器、印表機、掃描器、監視器、機頂盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數碼攝像機。在進一步的實現方式中，計算設備400可以是處理數據的任何其他電子設備。

因而，並發明的一個或多個實施例可以包括非平面柵極全包圍電晶體器件，其中，具有形成於襯底與底部溝道納米線之間的嵌入式外延源極區和嵌入式外延漏極區或者底部柵極隔離物層之一或者二者。